台积电在 A14 最新进展中确认良率与性能大幅提升——来自 AI/HPC 及智能手机客户的兴趣强劲

根据台积电（TSMC）在本周财报电话会上公布的最新进展，其 A14（1.4 纳米级）制造工艺在过去三个月内取得了飞速突破，研发进度显著领先于处于同等开发阶段的 N2 制程。该技术在智能手机以及人工智能/高性能计算（AI/HPC）应用领域均获得了客户的强烈兴趣与深度参与。

台积电首席执行官魏哲家（C.C. Wei）在与分析师和投资者的财报电话会上表示：“A14 技术的开发正按计划顺利推进。内部类似产品的测试载具已展现出接近 90% 的器件性能以及接近 90% 的 256Mb SRAM良率。”

预计将于 2028 年下半年进入量产的 A14 制程，在性能与良率提升方面进展迅猛。今年 4 月，该公司曾披露该生产节点实现了超过 85% 的目标晶体管性能和超过 80% 的 256Mb SRAM 良率。约三个月后，这两项指标双双逼近 90%，这意味着器件性能提升了约 5%，SRAM 良率增长了近 10%。

作为对比，台积电的 N2 制程在 2023 年 4 月时，在 256Mb SRAM 测试芯片上展示了超过 80% 的目标器件性能和超过 50% 的良率。到 2024 年 4 月，该工艺推进至超过 90% 的目标器件性能和超过 80% 的 SRAM 良率。尽管两者的开发轨迹不能直接简单等同，但数据表明，A14 的成熟速度明显快于处于类似开发阶段的 N2。

与 N2 早期相对平缓的成熟曲线相比，A14 展现出的极快进展，至少在一定程度上可归因于台积电在全环绕栅极（GAA）纳米片晶体管方面日益丰富的经验。早在 2023 年，由于 N2 是台积电首个采用这种结构的工艺技术，公司在 GAA 纳米片晶体管的生产经验上尚显不足。相比之下，A14 依赖于台积电的第二代 GAA 器件，因此很可能受益于 N2 开发和产能爬坡期间积累的晶体管设计改进、工艺微调以及制造专业知识。

看起来台积电可能已经在 A14 和 N2 上消除了许多良率限制因素。不过需要注意的是，高达接近 90% 的 256Mb SRAM 良率仅表明在高度重复的测试结构上具有足够低的缺陷密度和良好的工艺均匀性，并不直接代表商业化处理器的功能良率或参数良率。

尽管如此，在距离预期量产开始还有约 2.5 年的时间点上，接近 90% 的器件性能和接近 90% 的 256Mb SRAM 良率，仍使台积电 A14 的进度远远领先于 N2。只要客户设计准备就绪，这种进展有可能使台积电提前启动 A14 的大批量制造，或者在启动大批量制造时获得高于以往常规水平的功能良率和参数良率。

谈到客户设计的准备情况，魏哲家指出，客户正争取提前完成其 A14 设计的流片，这是一个积极的信号。值得注意的是，尽管 A14 未采用 Super Power Rail（SPR）背面供电技术，但它不仅将被客户端处理器采用，还将广泛应用于 AI/HPC 应用领域。

“我们观察到客户在智能手机和 HPC/AI 应用方面展现出强烈的兴趣和深度的参与度，客户的新流片活动正在按计划进行且快于预期。”魏哲家表示。

A14 是台积电的下一代工艺技术，它结合了公司的第二代 GAA 纳米片晶体管与全新的标准单元架构，旨在提升性能、能效和晶体管密度。与 N2 相比，台积电预计 A14 在相同功耗和晶体管数量下可提供 10% – 15% 的性能提升，或者在相同主频和复杂度下降低 25% – 30% 的功耗。该节点还预计将使混合设计的晶体管密度提高约 20%，逻辑电路的晶体管密度提高 23%。

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原文：TSMC confirms significant yield and performance improvements in A14 update — strong interest from AI/HPC and smartphone customers