华为“韬定律”正式发表——用“时间缩微”接棒摩尔定律

2026年5月25日，电气电子工程师学会（IEEE）国际电路与系统研讨会（ISCAS 2026）在上海开幕。华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（$\tau$）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。

摩尔定律遇瓶颈，半导体行业寻求新路径

过去半个多世纪，摩尔定律一直引领着半导体产业的发展，其核心在于通过不断缩小晶体管的物理尺寸（即“几何缩微”）来实现性能与集成度的提升。然而近年来，摩尔定律正面临严峻的物理极限和经济效益双重挑战。随着晶体管“几何缩微”放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。

核心要义：以“时间缩微”替代“几何缩微”

面对这一行业困局，“韬定律”提出以“时间（$\tau$）缩微”替代“几何缩微”，作为半导体与电子系统演进的新指导原则。其目标是以系统性降低时间常数τ为核心，通过逻辑折叠（Logic Folding）等创新技术，持续压缩芯片内部的信号传播时延，从而不断提升晶体管密度，实现半导体与电子系统的持续演进。

四大技术路径：构建多层级协同优化体系

“韬定律”并非单一维度的技术改良，而是构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。何庭波在演讲中详细阐释了四个层面的创新路径：

• 器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数$\tau$；
• 电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度，有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；
• 芯片层面：通过“软件、架构、芯片”全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；
• 系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

六年实践成果与未来规划

基于“韬定律”，华为在过去六年中已成功设计并量产了381款芯片，广泛覆盖了千行百业的需求。

华为同时公布了未来路线图：即将于2026年秋季面世的麒麟手机芯片，将完整采用逻辑折叠技术，性能有望大幅提升；预计到2031年，基于“韬定律”的高端芯片晶体管密度将达到1.4纳米制程的同等水平。考虑到美国对华先进芯片制造设备出口限制的持续加码，这一目标更凸显其战略意义。

展望：开放合作推动产业持续发展

在演讲最后，何庭波向全球半导体行业发出合作邀请：“未来一定属于开放合作。在‘韬定律’的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”