2026年混合键合现状：台积电推进至6微米，HBM导入意外推迟

混合键合（Hybrid Bonding）——一种在3D芯片堆叠中取代焊料微凸块的铜-铜直接键合技术——已在逻辑芯片上进入大规模量产，但在存储芯片上的应用刚刚被推迟。台积电已将SoIC键合间距从9微米缩小至6微米，并规划到2029年达到4.5微米；英特尔于2026年上半年在其Clearwater Forest服务器CPU中开始出货Foveros Direct混合键合产品；AMD自首代3D V-Cache产品以来已大规模采用该技术。

然而，JEDEC今年早些时候决定提高HBM堆叠高度限制，使得HBM4可以继续使用技术成熟度较低、成本也较低的微凸块技术，从而将混合键合在高带宽存储器上的应用推迟。该技术预计将在2020年代末的HBM4E和HBM5中首次登场。。

晶圆对晶圆 vs. 芯片对晶圆

微混合键合分为两种不同途径：

• 晶圆对晶圆（W2W）：将两片完整图案化晶圆面对面键合后再切割。可实现最窄间距和最快生产速度（对准仅在晶圆级进行一次）。imec和EV集团在5月ECTC上展示了200纳米的W2W间距，键合后套刻精度低于40纳米。但限制是两片晶圆必须承载相同尺寸的芯片，且包含缺陷芯片在内的所有芯片都会被键合。
• 芯片对晶圆（D2W）：将单个预测试芯片放置到晶圆上——这是小芯片和HBM堆叠所需的方案，因为它允许已知良好芯片（KGD）选择和不同尺寸芯片及工艺节点的混合。D2W在吞吐量上有代价：每个芯片依次拾取、对准和放置。

CEA-Leti在ECTC 2026上展示的最佳D2W间距为1微米，约比W2W记录宽松五倍。应用材料和Besi称其Kinex平台可达约1,600次放置/小时，Besi的Chameo键合机额定约2,000芯片/小时，下一代目标为50纳米放置精度以实现更细间距。

台积电SOIC和英特尔Foveros Direct

（图片来源：台积电）

在混合键合技术方面，台积电的系统级芯片（SoIC）平台在产量上遥遥领先。在2026年北美技术研讨会上，台积电公布了其间距路线图，计划从2023年的9微米逐步过渡到2025年的6微米，最终在2029年达到4.5微米。第二代SoIC在第一代SoIC支持的背对背堆叠基础上，增加了面对面键合技术。节点堆叠路线图也同步推进，从目前的N3P-on-N4，到2028年的N2P-on-N2P，再到2029年的A14-on-A14。

采用SoIC技术，混合键合首先首先构建垂直模块，然后将其与HBM一起放置在硅片层上的CoWoS模块中，这种组合方式被业界称为3.5D。AMD的MI300就是案例，它采用混合键合技术在计算芯片和I/O芯片之后，然后将整个组件与内存一起安装到CoWoS模块中。SoIC具有的垂直密度；CoWoS首先负责与外围的一个横向集成。

产能正增长，台积电正在建设位于嘉义的AP7基地，该基地将成为最大的先进封装园区。预计2026年将实现量产，TrendForce的预估估计，SOIC产能充足2024年的每月几千片开始，逐年翻番。客户包括AMD（其3D V-Cache和MI300加速器是首批量产的SOIC产品）以及博通工的富士通Monaka CPU。

同时，Intel的混合键合技术已在Clearwater Forest上实现量产。Clearwater Forest是一款推出基于18A工艺节点的Xeon 6+服务器处理器，并于今年3月在MWC上进行了演示。该设计采用9微米铜尺寸将计算和I/O按键模块合到作为有源内层的大厦模块上。英特尔已宣布将第二代产品，目标是采用3要在先进的微米节点上实现这一目标，需要一种专用的工艺变体18A-PT，它增加了标准18A工艺所不具备的硅通孔(TSV)和键合支持。英特尔早期的Foveros技术在Ponte Vecchio GPU芯片组上则采用焊料微凸点，而现在采用直接铜键合，这无疑是英特尔服务器产品线的一次重大变革。

HBM 意外延迟

（图片来源：Getty Images / Bloomberg）

人们普遍认为，HBM（堆叠式DRAM，几乎每台AI加速器都配备这种芯片）将成为混合键合技术最大的市场（按销量计）。但今年1月，JEDEC将HBM封装高度上限从720微米提高到775微米，这一观点发生了改变。额外的空间意味着最终可以使用微凸点组装16层高的HBM4堆叠芯片。SemiEngineering的报道指出，由于HBM4的焊盘间距为10微米，因此在 这种间距下采用混合键合技术目前尚不具备经济意义。

SK海力士在其规划中也印证了这一逻辑，据报道，该公司将继续采用先进的整体回流焊接注射成型工艺来制造16层HBM4，同时保留混合键配合为电镀方案，并继续验证用于后续新一代的12层混合键合样品。该公司在2026年国际消费电子展（CES）上展示了一款16层HBM4乳液，该乳液引入采用人预期该代产品必须采用的全混合键合工艺。这结果将混合键合技术在HBM上的应用推迟到HBM4E和HBM5，预计在2027年左右或本十年末，将会更高的高度和更小的尺寸将最终使传统的键合方法无处施展。

同时，工厂制造商仍然不顾及所有的封装产能。SK海力士正在印度纳州投资38.7亿美元建设一个先进封装工厂，目标是在2028年投产；美光科技去年年初在新加坡破土动工兴建了价值70亿美元的HBM先进封装工厂，预计将于2027年左右投产。这些工厂的规模是根据第一混合键合技术最终的产量来设计的，升级代HBM4目前仍采用较旧的互连技术，这意味着设备的建设进度已经提前于该技术在工厂领域的正式部署日期。

三星在内存领域也采取了同样的策略。SAINT封装包括系列SAINT-D，该封装将DRAM直接放在逻辑芯片上。该公司还讨论了一种无缓冲HBM4设计，该设计取消了单独的芯片，据报道，定制的HBM逻辑芯片将采用其2nm工艺制造，并于其2027年推出样品。在3月份的GTC大会上，三星宣称混合键合技术相比热压键合技术可将热阻降低20%以上。

另一个拖慢进度的关键是知识产权。Adeia公司拥有大量按键合专利，该公司去年起诉AMD，声称3D V-Cache背后的混合按键合技术侵犯了其10项专利。

中国正在探索这一国内技术，以弥补其在尖端光刻技术方面的不足。由于中芯国际（SMIC）的产能仅限于14nm级别，且无法获得下一代EUV光刻技术，研究人员将3D混合键合技术视为一种实现性能对比的途径，该技术通过不少旧款逻辑芯片和DRAM芯片来实现。他们公开提供，14nm芯片搭配国产DRAM芯片，其性能足以与更新的GPU相媲美。然而，据悉这是在中国，这些说法目前仍停留在理论层面，没有任何一家代工厂在中国实现混合键合逻辑存储器的量产。

产能建设与工具争夺

在工具领域，自2020年以来一直是混合键合设备合作伙伴的应用材料公司（Applied Materials）和贝西公司（Besi）于去年底推出了Kinex芯片-晶圆键合系统，该系统号称是首款集表面处理、键合和计量于一体的全集成芯片-晶圆混合键合机。应用材料公司已持有贝西公司的股权。3月份的报道显示，贝西公司成为拉姆研究公司（Lam Research）和应用材料公司收购贝西公司的目标，这表明随着逻辑电路的普及和存储器的普及，键合工具市场的重要性日益凸显。

分析师称，Besi的混合键合业务收入有望在2026年达到约4.76亿欧元，而2023年则约3600万欧元。由于HBM4生产线前期订单的增加，预计2025年下游的订单量将比同期增长超过60%。同时，其他设备供应商也在积极布展局：ASMPT已与EV集团合作开发混合按键合技术，SK海力士正与韩华半导体合作开发按键合机，目标是在2027年实现HBM的商业化应用。如此大规模的设备建设明确表明，即使未来几年内可能还无法应用混合按键合技术，也已将其视为必然趋势。

总结

混合键合已在量产中，但其能力超越采用速度。台积电提供6微米间距，但其最新公开客户仍以9微米出货；英特尔以9微米出货，路线图上有3微米；而原本应大规模采用的内存市场又为自己争取了在微凸块上多一代的时间。两个指标将显示后续走向——是否有领先逻辑产品以低于9微米间距的量产，以及HBM4E是否能在2020年代末标志混合键合在存储上的首次真正应用。

来源：编译自行业分析报道及公开资料

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