Imec发布最新半导体路线图：2038年步入3埃米，摩尔定律步入“垂直集成”新时代

2026年5月，比利时纳米技术权威研究机构 Imec 在年度技术论坛（ITF）上发布最新半导体技术路线图。Imec的半导体工艺技术路线图不仅为行业发展指明了总体方向，也清晰呈现了未来几十年该行业将面临的技术挑战。通过这份路线图，我们可以大致了解Imec将与台积电、英特尔、英伟达、AMD、三星和ASML等业界巨头联合研发的下一代主要工艺节点和晶体管架构的时间安排。

新版路线图显示，2033 年前后 A7 工艺节点将迎来晶体管结构革新，各项参数释义如下：

A7：业内所称 7 埃工艺节点，仅为制程命名，不代表晶体管实际存在 7 埃尺寸结构。

CPP：接触多晶硅间距，即相邻晶体管之间的间距，单位为纳米。

单元（Cell）：逻辑单元最小尺寸，单位纳米。

4.5T：最小逻辑单元内可布设的平行互联走线数量。

0.55NA EUV：高数值孔径极紫外光刻，相比目前 0.33NA 光刻设备，能够刻印出更精细的芯片图形。

最小线距（MP）：极紫外光刻工艺可实现的最小线条排布间距。

根据Imec发布的最新生产节点路线图，这家国际微电子研发机构计划在2038年实现3埃米（即0.3纳米）级制造技术，但预计接触多晶硅间距（CPP）将在2030年左右停滞于A10节点水平。尽管Imec对摩尔定律前景的预期未必乐观，但为了继续推进尺寸微缩，芯片制造商必须引入新技术，例如CFET（互补场效应晶体管）结构，以及很可能需要采用超高数值孔径（Hyper-NA）的极紫外光刻系统。

GAA晶体管仍有约七年的应用寿命。

随着半导体制造工艺日益复杂，芯片制造商已不再像过去那样每隔两年左右就推出全新的工艺技术。如今，他们通常每三年推出一代新的制程节点，并在其间每年进行一次小幅改进。台积电于2023年开始量产N3B工艺，随后在2024年推出N3E，2025年推出N3P。英特尔也计划遵循类似节奏——原定2024年推出的20A工艺虽已取消，但2025年将推出18A，2027年则计划推出18A-P。根据Imec的路线图，下一代工艺技术仍将以相近的节奏陆续问世。

（图片来源：Imec）

Imec认为，当前行业正处于2纳米级（N2）时代，其接触多晶硅间距约为48纳米，单元高度约132纳米，并采用6条金属轨道的设计。不过，实际情况可能略有差异——例如，英特尔的18A工艺CPP为50纳米，单元高度可达160纳米（高密度版）或190纳米（高性能版）；而台积电的N3工艺CPP则为45纳米。在N2（或18A）之后，其性能和能效增强版本将在未来几年陆续推出，这与近年来行业发展的总体趋势一致。

Imec研发副总裁Julien Ryckaert表示：“我们自然会继续将逻辑路线图从N2向下一代推进。如您所知，在2纳米节点上，我们已经进入了纳米片晶体管的新技术范式，这将支撑我们一路迈向埃米级节点。”

（图片来源：Imec）

Imec预计，A14级工艺将在2028年面世。台积电计划于2028年底启动A14工艺的大规模量产，因此实际量产时间将在2029年。英特尔的14A工艺也遵循类似时间表。Imec预测，A14工艺的CPP将缩小至45纳米，单元高度降至115纳米，并采用5.5条金属轨道的架构。到2030年至2031年左右，将迎来A10级（即1纳米级）工艺，其CPP为42纳米，单元高度为98纳米，但仍将沿用5.5条金属轨道的设计。

值得注意的是，基于GAA晶体管的节点既可以采用传统的正面供电网络，也可以采用背面供电网络（BSPDN）。这反映了Imec和台积电的共识，即BSPDN并非所有应用的强制要求，因为许多应用场景并不能从中明显受益。

另外，Imec预计A14节点将引入高数值孔径（High-NA）EUV光刻工具，这与英特尔的计划一致，但与台积电的规划有所不同。

CFET的导入预计在2030年代初

Imec路线图中最引人注目的节点，是预计于2033年推出的A7世代芯片。在该节点上，虽然CPP仍保持42纳米不变，但单元高度将降至约80纳米，标准单元架构也升级为4.5条轨道。更重要的是，A7世代标志着CFET结构正式成为量产的有力候选方案。与将n型和p型晶体管并排排列不同，CFET采用垂直堆叠方式，从而为晶体管尺寸的微缩增加了第三个维度。

Imec路线图明确将CFET定位为A7节点的主要竞争者，这意味着该机构认为传统的纳米片架构将在2030年代初接近实际尺寸微缩的极限。然而，由于A7的CPP与A10相同，芯片制造商是否会在A7节点上真正采用这种全新的晶体管架构，仍有待观察。另需注意，Imec似乎认为BSPDN是CFET的必要配套技术。

（图片来源：Imec）

Ryckaert指出：“进入A7阶段，也就是第七埃米级纳米片（第四代纳米片）后，我们发现传统纳米片器件技术在规模化应用上面临的挑战越来越多。我们之前也提到过一个竞争者——CFET，它有可能成为下一代晶体管解决方案。”

在A7之后，路线图的发展方向似乎取决于CFET的推进情况。预计在2035至2036年推出的A5代芯片，将继续保持42纳米的CPP，但通过采用四通道库，单元高度将降低至约64纳米。到2038年，路线图将推进至A3阶段，CPP为39纳米，单元高度为50纳米。届时，Imec设想的方案是采用顺序CFET工艺，并最终实现键合CFET结构，以进一步利用垂直集成带来的优势。事实上，垂直集成正成为我们审视摩尔定律演进的新视角。同时，Imec表示，要实现39纳米的CPP和50纳米的单元高度，芯片制造商很可能需要引入超高数值孔径（Hyper-NA）的EUV光刻扫描仪。

重新定义摩尔定律

（图片来源：Imec）

Imec路线图最引人深思之处，在于它实质上重新定义了摩尔定律。传统上，我们认为摩尔定律指的是：随着芯片尺寸缩小，单位面积芯片上的晶体管数量每18至24个月翻一番。

但Imec的数据显示，从A10到A5，CPP一直停留在42纳米，这几乎等同于承认传统的晶体管微缩技术已后劲不足，未来的密度提升必须仰仗垂直集成。在Imec的路线图中，晶体管密度仍在持续提高，但这并非因为单个晶体管的尺寸缩小速度与几十年前相同，而是因为芯片设计人员可以借助不同的晶体管架构、3D集成或背面供电等技术，在给定面积内集成更多的逻辑门。

因此，未来几年我们或许不再那么关注栅极间距或单个晶体管的纳米级尺寸，而更关注标准单元的尺寸。毕竟，像AMD、英特尔或英伟达这样的公司在设计芯片时，并非放置单个晶体管，而是通过标准单元构建实际模块。然而，标准单元的尺寸计算较为复杂，因为单元高度固定，而宽度则取决于其具体功能。

单元高度 × CPP 并不是某个特定标准单元的尺寸，而是标准单元库的基本封装单位，常作为逻辑密度的衡量指标。实际的标准单元具有固定高度，宽度则根据功能而变化。业界通常使用逻辑单元面积（即单元高度 × CPP）等指标，来衡量设计人员所用逻辑构建模块的实际封装密度，而不仅仅是单个晶体管的尺寸。

从N2的6轨道单元到A3的3轨道单元的转变表明，未来的密度提升不仅取决于晶体管间距的缩小，也取决于标准单元高度的缩减。因此，尽管CPP的缩小预计在未来几年将趋于停滞，但逻辑单元面积仍将继续减少。设计人员仍能从未来节点中获得晶体管密度的提升，这足以证明摩尔定律依然有效。

异构大规模集成与跨技术协同优化

鉴于半导体行业已经历的变革和未来即将发生的趋势，Imec认为行业正迈入一个被称为异构大规模集成（HLSI）的新时代。这一概念标志着行业发展模式正从传统的超大规模集成电路（VLSI）微缩范式——其发展主要依赖晶体管演进和密度提升——转向将多种技术集成到单一计算平台中的新模式。

根据Imec的预测，未来系统将依赖逻辑、存储、供电电路和光I/O的异构集成，并采用先进的3D及3D+2.5D封装技术。同时，该机构预计人工智能工作负载将成为半导体需求的主要驱动力，因此计算架构和整个半导体行业都将朝着满足AI应用需求的方向演进。Ryckaert表示：“随着我们深入AI驱动的架构，将更加需要充分利用技术所提供的异构性，这可能促使VLSI范式向HLSI范式转型，即异构大规模集成。”

为了在系统层面优化未来平台，而非孤立地开发各个组件，Imec建立了跨技术协同优化（XTCO）框架，这可以视为HLSI愿景的重要组成部分。XTCO旨在整合逻辑、存储、互连、供电、散热和封装等环节的开发，并评估它们对计算密度、能效、散热性能和存储性能等关键系统指标的影响。

不过，由于逻辑工艺技术由代工厂开发，存储技术由DRAM制造商设计，而散热方案则由CoolIT或Frore Systems等第三方公司提供，这一框架最终能否成功落地，仍有待时间检验。

供电与散热

随着单个芯片的密度不断提高、功耗持续攀升，供电将成为关键瓶颈。因此，所有领先的芯片制造商——英特尔、三星和台积电——都在实施或即将实施背面供电技术和集成电压调节器。

Imec预计，未来的AI加速器和CPU将结合使用BSPDN、IVR、嵌入式电容器和先进功率半导体，以降低损耗、提高效率。随着时间的推移，预计更多的电源转换级将从机架和主板迁移至封装内部，从而更直接地为晶体管提供更纯净的电力。

考虑到我们讨论的是功耗高达千瓦级的多芯片封装，散热的重要性怎么强调都不为过。可以肯定的是，3D堆叠和CFET技术并不会让散热变得更容易，因为热功率密度会随晶体管数量增加而线性增长，热阻也随之增大，局部热点问题将比现在更加严峻。因此，Imec预计未来计算平台将依赖更先进的散热技术、更优化的散热路径、更精细的温度传感器以及系统级热优化方案的组合。

Ryckaert指出：“归根结底，我们需要实现的是降低数据传输过程中的能耗。我们需要降低热设计功耗（TDP），以实现更好的散热管理。我们还需要提高供电效率，同时显然还要提升计算密度以增强功能。”

简而言之，未来实用的扩展不仅取决于制造晶体管和提高晶体管密度的能力，还取决于能否高效供电和有效散热。

铺就前进之路

Imec最新发布的半导体技术路线图预测，逻辑工艺技术将发展至2038年左右的A3代，并指出尽管传统晶体管尺寸微缩速度放缓，摩尔定律仍将延续。虽然半导体领域的Dennard缩放阶段已经结束，但未来仍有诸多令人兴奋的技术值得期待。

根据路线图，传统的GAA纳米片晶体管在A10代产品中仍将保持可行性，而CFET架构预计将在2033年左右的A7代产品中投入量产。同时，未来的晶体管密度提升预计将主要来自垂直集成、标准单元尺寸的缩小，以及最终采用顺序式和键合式CFET结构，而非仅仅依赖晶体管尺寸的进一步缩减。