台积电首提AI芯片三层架构，光子层才是“未来最重要”的那一层

继黄仁勋提出AI产业“五层蛋糕”架构之后，台积电在2026年5月14日的技术论坛上抛出了AI芯片“三层蛋糕”理论——从芯片视角将AI芯片重新拆解为三个核心层次。

台积电副共同营运长张晓强在会上指出，外界常以“五层蛋糕”描述AI生态系统——从电力、数据中心、芯片、模型到应用层层堆叠，但若从芯片角度重新拆解，AI芯片本身还可再细分成三个核心层次：第一层是运算（Compute） ，即最基础的计算能力；第二层是异质整合与3D IC，通过先进封装将不同功能芯片整合在一起；第三层是“未来最重要的”光子（Photonics）与光学互连，也是张晓强在会上反复强调的核心方向。

台积电先进技术业务开发处长袁立本进一步透露，台积电正在打造完整的“三层蛋糕”AI平台架构，主要包括三大技术支柱：SoIC（系统整合芯片封装）、CoWoS（基板上晶圆上封装）以及COUPE光互连技术。其中，现场张晓强多次强调“一定要记住COUPE”，其战略地位不言而喻。

技术核心：COUPE光互连加速落地

COUPE的全称是“紧凑型通用光子引擎”（Compact Universal Photonic Engine），其核心技术路径是通过台积电的SoIC技术，将电子集成电路（EIC）与光子集成电路（PIC）进行3D垂直堆叠，使电学与光学组件之间的距离大幅缩短，从而在提升带宽的同时显著降低功耗和电耦合损耗。

这一技术架构的最大价值在于：用光信号替代传统铜线进行芯片间数据传输，从根本上突破AI算力芯片面临的“内存墙”和“互联墙”瓶颈。

量产里程碑：首款200G微环调制器进入生产

论坛上披露的一项关键进展是：全球首款采用COUPE技术的200Gbps微环调制器（Micro Ring Modulator）已于今年开始生产，并已实现低于一亿分之一（即BER < 10⁻⁸）的比特误码率。

在物理结构上，COUPE在光子集成电路（PIC）端同时集成了微环调制器（MRM）与马赫-曾德尔调制器（MZM）两大核心组件：MZM适用于高速、高功率场景，MRM则提供紧凑、高密度的优势，两者共同构成高效CPO传输的关键基础。台积电采用铜对铜键合及混合键合技术，将EIC与PIC在晶圆上直接连接，氧化层覆盖晶圆后再与另一硅晶圆键合，最后通过介电通孔从背面建立电气连接，完成整个三维堆叠结构。

关键性能指标：对比铜线实现代际跨越

袁立本在论坛上公布了COUPE相较传统铜线的定量性能对比数据：

此外，台积电在2025年OCP APAC会议上披露的实测数据表明，COUPE晶圆级测量显示净插入损耗为0，1D光栅耦合器插入损耗 ≤ -1.2dB，光学性能优异。

2030年路线图：带宽密度提升8倍

在技术演进规划方面，袁立本明确指出：至2030年前，台积电将陆续通过400Gbps光调变器、多波长与多光纤阵列等技术路径，将带宽密度进一步提升8倍，最终达到4TBps的水平。

台积电同期公布的硅光子发展路线图为MZM→MRM→WDM（波分复用），目标是实现每代带宽翻倍，以满足AI计算需求的持续指数级增长。在SEMICON Taiwan 2025上，台积电方面进一步强调了硅光子的多维扩展性优势：通过从单波长到密集波分复用（DWDM），甚至在单一光波中组合多波长进行高级调制，硅光子可在多个维度上灵活扩展，这对于处理AI的海量数据需求至关重要。

CoWoS封装同步迭代升级

除了COUPE光互连技术，台积电还同步更新了CoWoS技术迭代路线图，形成了从芯片间互联到封装集成的完整技术闭环：

• 2026年：量产的5.5倍光罩尺寸CoWoS是目前全球最大尺寸版本，良率已达98%；
• 2028年：量产14倍光罩尺寸CoWoS，可整合20颗HBM；
• 2029年：进一步推进至超过14倍光罩尺寸版本，可整合24颗HBM。

为支撑这一扩张步伐，台积电2022年至2027年间将以超过85%的年复合增长率扩充CoWoS与SoIC产能，2025至2026年计划新增9座新厂，以满足AI算力需求的爆发式增长。

生态合作加速成熟

COUPE正在从台积电单方面的技术平台演进为多方参与的生态系统。在2025年12月的台积电欧洲OIP论坛上，Alchip与Ayar Labs联合展示了基于COUPE平台的全集成、封装内光I/O引擎，实现了下一代AI加速器的光学连接。

该解决方案采用三芯片组共封光I/O子系统架构，结合Ayar Labs的硅光子TeraPHY PIC与Alchip的电气接口芯片及可拆卸光纤连接器，每台加速器可提供高达100 Tb/s的带宽，支持每设备256个以上光端口，并通过UCIe标准接口与其他芯片连接。该方案的核心意义在于：降低了中小型AI芯片设计公司使用光互连的门槛——这些公司无需从零构建自身的光子系统，也无需前期投入数千万美元，即可为芯片添加光学连接能力。

此外，在光引擎PIC与EIC的连接方面，英伟达（NVIDIA）与博通（Broadcom）等头部厂商已开始采用台积电COUPE技术，进一步巩固了台积电在硅光子时代的行业地位。

CPO产业化与市场规模展望

国金证券研报指出，CPO（光电共封装）正式迎来2026产业化元年，COUPE在2026年同步实现规模化量产，标志着CPO产业链成熟度全面达标。行业正从"从0到1"迈向"从1到N"，前道硅光测试、中道封装集成、后道系统测试设备全线爆发。

从全球市场空间来看，2030年CPO市场规模预计将达到100亿美元。台积电全球业务资深副总经理张晓强亦指出，2030年全球半导体产值预计达1.5万亿美元，其中AI与HPC合计贡献比重达55%，HPC已成为驱动半导体产业增长的最核心引擎。

小结与展望

台积电“三层蛋糕”理论及COUPE技术的密集推进，标志着AI芯片竞争正从单纯的制程微缩转向架构层面创新。光互连技术一旦实现大规模商用，将有效突破AI芯片互联瓶颈，从底层改变数据中心内部的通信模式，使“算力-互联-能效”三个维度的协同优化成为可能。

台积电同步推进的CoWoS与SoIC产能大扩张，以及英伟达、博通等头部客户的率先采用，均表明产业化窗口正在加速打开。对于中国AI芯片和光通信产业链而言，COUPE带来的CPO技术变革，既是技术升级的重要机遇，也需要正视台积电在先进封装生态上的领先优势——特别是在EIC/PIC协同设计、3D堆叠工艺及晶圆级光学测试等核心环节上，仍存在较高的技术和生态壁垒，相关环节的国产化替代仍处在早期验证阶段。