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波导到波导耦合器在三维集成光子封装中的进展

2026-01-26

作者

Drew Weninger 1,4, Samuel Serna 2, Luigi Ranno 3,5, Lionel Kimerling3 and Anuradha Agarwal1

介绍

光子集成电路（PIC）在过去40年中取得了显著进步，尤其是在数据中心互联领域占据主导地位1以及PIC在生化传感器中的创新应用2光探测与测距（激光雷达）3，光子开关4光子计算5甚至基于芯片的3D打印6.虽然PIC的大规模生产取得了显著进展，这一点从103–105器件可以集成到单个芯片上1，但其封装、组装和测试都没有。普遍估计，PIC封装、组装和测试占PIC制造总成本的70%至80%，而电子集成电路仅占20%7,8,9,10如图所示。1. 具体来说，图中的数据1a 展示了尖端电子系统单芯片（SoC）的细分，表明晶圆厂中前端（FEOL）和后端（BEOL）制造工艺主导了芯片制造的投入11.与此同时，图中的数据。PICs为1b——此处指磷化铟（InP）12——显示了情况反过来。此外，成本可以按流程细分，如图所示。1c 显示电子扇出晶圆级封装（FO-WLP）最昂贵的工艺13，与图形成对比。1D 显示集成光子学中包装、组装和测试过程总成本的百分比12.这种差异不仅仅因为电子芯片整体成本远高于光子芯片——实际上，相对简单的PIC成本大致相当于最先进的电子集成电路。例如，一颗在5纳米工艺节点上制造的先进电子SoC，每毫米成本约为0.57美元2 14在包装前从无晶圆设计公司购买，同时成为SiPh15InP PIC的成本约为每毫米0.1–0.4美元2 16分别是数百万芯片包装之前。这也反映在我们看电子光子系统（如硅光子（SiPh）可插拔收发机时，封装、组装和测试仍主导整体成本，相较于SiPh发射机（Tx）或接收机（Rx）芯片及所需的电子芯片，如跨阻放大器（TIA）或其他驱动器8如图所示。1e。

图1：微电子和微光子学封装成本分解。

在（a）中，三星为谷歌Tensor G2系统单芯片（SoC）制造的扇外面板级封装（FO-PLP）数据11.

（b）中的数据显示了光纤耦合集成InP PIC制造过程中带调制器和探测器的类似数据12.

（c）中的数据是针对FO-WLP，但仍提供了电子封装成本驱动因素的流程分解信息13.

同样，（d）对 InP PIC 进行同样的流程分解12.

最后，（e）提供了普遍电子光子系统——SiPh收发器的整体成本分解8。

电子包装与组装策略

了解电子和光子封装的当前技术格局，有助于解答为何光子封装和组装依然是一项重大挑战。始于1947年，首个独立线连接17在第一个晶体管中18并继续在20世纪50年代由贝尔实验室开发球形和楔形结合技术19，电气元件通过基于金（Au）、铝（Al）或铜（Cu）的线键在串行工艺中连接。如今，电线键（采用参考文献中的命名法的一维架构）的应用20）可以制成35微米的间距 21,22每个键的时间为~0.1秒23使用自动化工具 24,25并且仍然是需要<10应用中最普遍的互连方式3关系。20世纪60年代，IBM提出了26并引入27随着翻转芯片焊锡连接（二维架构）的出现，这是电气互联的第一个并行过程。具体来说，使用焊点的球栅阵列（BGA）被称为受控-塌陷芯片连接（C4-凸起）28使芯片与印刷电路板（PCB）在一次粘结步骤中实现多重连接成为可能。随着时间推移，为了有效扩展芯片连接数量，翻转芯片封装策略随着中间基板数量的增加而变得更加先进，如图所示。2a，焊点直径逐渐缩小，如图所示。2b， c。因此，对于需要>103通常使用翻板芯片技术进行电气连接。

图2：显示常见电子封装和组装技术的图表。

在（a）中，从线键（1D）演变到堆叠芯片（3D）显示了封装内部布线的日益复杂368，

（b）中的图展示了碰撞技术随时间的发展（截至2020年的数据来源于参考文献）。369，并附有2020年之后的数据以及参考文献的未来预测。30,370 部分内容源自 ref.371），

而（c）显示了当前所用凸起的截面，两张图都展示了<10微米的电流顶峰。370.

（d）中的图片展示了组装过程中常用的粘结工艺，具体取决于所用的凸起技术。

目前，先进的电子封装通常由先进节点电子芯片接地到再分配层（RDL）或嵌入式桥接（称为2.1D架构）组成，这些桥接器制造在有机封装基板上;或由硅中介体粘接的芯片组成，硅中介体再结合有机封装基底（根据中介层是否足够厚以支持电气通孔，称为2.3D或2.5D架构）29.通常，添加RDL、桥接器或中介层的目的是为了在封装内实现更高的电气扇出——这些元件上没有功能性器件，只有Cu线路或通孔。扇出本身是通过向封装堆栈中推移时，凸起技术的缩放实现的，晶块到中间介层的Cu柱凸起间距为<20微米，而封装基板与板板之间的C4连接间距为>100微米30.将电晶堆叠（全三维架构），这是先进动态随机存取存储器（DRAM）芯片封装中常见的做法31以及互补金属氧化物半导体（CMOS）图像传感器32也有可能。这些三维架构针对连接密度>104每毫米的连接数2以及通过通过硅孔（TSVs）结合混合键合实现凸起间距<10微米33，下面将详细说明。

上述架构的组装和粘结工艺可分为四类：质量回流、热压缩粘结（TCB）、激光辅助粘结（LAB）和混合粘合。展示每个工艺基本作的横截面示意图可见图。2D。所采用的粘结工艺取决于所用凸起的类型。例如，质量回流技术，即通过高速自动拣选工具将模具组装到基板上，然后在回流炉中集体加热，使C4凸起熔化固化，常用于C4凸起时，拾取与放置对齐可能较差但仍能带来高良率。另一方面，TCB在选位和放置步骤中对模具施加压力和热量，用于μ凸起或铜柱，这些材料需要更高的对准精度和压力，以防止或去除电气凸起上的氧化膜，从而导致电气故障。由于TCB是一个串行过程，一个芯片接着接着，吞吐量较低34因为这类过程通常被视为一个重大缺点。如上所述，混合键合用于平面化、无焊锡的Cu/介质界面，以实现最高的连接密度。混合键合涉及取由铜片和介电钝化（如二氧化硅（SiO））组成的表面2）、氧氮化硅（SiON）或碳氮化硅（SiCN）），通过化学机械抛光（CMP）进行平面化，通过等离子体激活表面，然后将介电面和铜表面结合，使每个芯片的整个表面成为结合界面的一部分35.混合键合工艺可以在芯片层级或晶圆层面进行，尽管在键合前确定已知良好晶粒（KGD）的能力促使了集体芯片与晶圆（D2W）结合的发展36（也称为先进芯片与晶圆键合）37.集体D2W键合提高了通量，同时通过在使用牺牲键材料的载体晶圆上进行高速选拔和安装（一种低时间、低温的工艺），然后在单一键合步骤（一次长距离粘结）中将载子晶圆上的所有芯片集体结合到目标晶圆上，从而确定了KGD的判定。高温过程）。

上述键合和碰撞技术中，自动选置芯片和晶圆键合机的作用至关重要。这些先进工具能够高速同时实现高精度的芯片或晶圆对准，通常还配备了环氧树脂分配、加热尖端和阶段以及紫外线（UV）固化灯等额外功能。正如人们所预料的，这些工具在速度（即吞吐量）和校准精度之间存在权衡，这在转向越来越小的凸起音距时尤为重要。用于质量回流前芯片连接的标准拾取与放置工具，其对准精度为10–20微米，吞吐量可达每小时18,000单位以上（UPH）38，对于安装精度<3微米，速度为>2000 UPH（假设每键1–2秒）的精度模型也存在34对于TCB来说 39,40，以及精度最高的芯片键合器能够对准到<0.3微米，速度可达2000 UPH进行混合键合41.晶圆键合机通常比芯片键合机提供一个数量级的对准精度，工具在300毫米晶圆上可提供<50纳米精度42以及通过实验证明的Cu–Cu界面键后精度为<150纳米43. 在研究阶段，企业也在转向面板级粘结机，以实现玻璃或有机物等基板的全部潜力，这些材料可在面板层面制造44. 在电子领域，集合D2W或面板级组装与三维架构中的混合键合结合，已证明可实现<2微米的最终精度45对于最先进系统性能的持续指数级扩展，可能至关重要。然而，将这些先进的翻转芯片封装技术应用于光子学，可能对未来的电子光子系统产生同等甚至更大的影响。

光子封装与组装策略

成本效益高的光子封装和组装的主要障碍之一是单模光纤阵列与PIC的主动对齐和结合，使用紫外线固化环氧树脂，增加了成本并限制了通量。主动对齐是指将光纤阵列（或芯片）靠近另一个芯片，通过光纤注入光线，并不断扫描光纤阵列的位置，直到通过阵列中的第二根光纤通过环回连接测量最大输出功率，如图所示。3a。一旦测量到最大输出功率，光纤阵列通常会用紫外线固化环氧树脂粘接到位，并且在固化过程中必须主动保持和调整光纤位置，因为环氧树脂在凝固过程中会收缩或膨胀。主动对齐技术目前是集成光子学中光纤对芯片连接或芯片间粘接的公认方法46.这与被动对准形成对比，后者是电子封装中高速拣选粘接机普遍使用的方法，后者仅依靠定位对准特征（fiducials）来确定元件中心位置，如图所示。3 b，然后将该分量放置在给定坐标47.目前基于主动对准的封装方法在光子学中成本高昂，而且其光学输入/输出（I/O）的扩展能力或PIC连接数量方面也受到严重限制。例如，在数据通信（1310 nm）或电信（1550 nm）波长附近的SMF阵列，由于其125 μm包覆层，最小间距为127微米，如图所示。3c，意味着每毫米最多只能有8根纤维。补充一点，如图所示。3a，芯片上的多个输入和输出端口必须用于对齐环路——波导和光纤，这些端口除了确保光纤连接外没有其他作用。

图3：集成光子学中光纤与芯片组装中的对准技术

在（a）中，光纤与芯片或芯片之间的主动对准显示了所需的对齐环回。

在（b）中，展示了仅使用带有对齐特征的机器视觉的被动组装。

在（c）中，展示了V型槽阵列中的标准SMF与标准单模SOI波导的对比。

除了光纤连接工艺外，另一个光子封装挑战是将不同材料的器件集成到单一封装或单一芯片上。为解决这个问题，已开发出四种主要技术，如图中所述。4：混合集成48，微转印印刷（μ-TP）49，异质积分 50,51，以及单体积分52.这四种策略各自存在权衡，且在整合程度和成熟度上各有差异。例如，混合积分（见图）。4a）在优化的铸造工艺流程中单独制造芯片，然后在子支架上使用芯片的选置连接。μ-TP的过程，见图。4b 仍处于概念验证阶段，其运作类似于混合集成，但选取与放置是在设备层面使用专用塑料印章实现的。因此，器件最终通过少量的挑选和放置步骤在整个目标晶圆上传输。提供更高集成水平的工艺包括晶圆键合（异质集成，见图）。4c）或外延扩展（单体整合，见图）。4d），或将两者结合53，随后进行标准的石版印刷图案。虽然这些技术提供了更高的集成度，但在SiPh与非原生组件的协同处理以及对非原生组件进行KGD测试或检查能力方面存在困难。

图4：集成光子学中集成不同材料平台的技术。

在（a）中，展示了几个材料平台PIC的混合键合。这些不同材料平台的设备也可以通过其他选置方法（如（b）中的 μ-TP 进行集成。器件也可以通过晶圆键合（即异相集成）在有限元素外侧（如（c）或外延生长（即单晶集成）集成（如（d））进行集成)

对于光纤连接和材料集成的挑战，只需关注微电子封装，其中通过线键合或翻转芯片连接实现经济高效的I/O扩展，具体取决于所需连接数量。因此，光纤键合、翻转芯片连接和电气通孔等光学等效物的开发成为一个热烈的研究领域，目标是提高光子封装的成本、尺寸、重量和功率（C-SWaP）。由于该研究领域目前处于起步阶段，这些光学等效物在材料、工艺和性能指标方面尚未有标准开发。为此，编制一个可提供高效芯片间连接的光学器件数据库非常有用。“芯片间”一词指的是将单模波导从PIC（也称为芯片或芯片）、中介器或电路板上的单模波导耦合到独立芯片、中介器或电路板上的单模波导。类似地，“芯片内”指的是同一芯片不同层之间建立的连接，而用于芯片内部耦合的设计被称为光子通孔。一般来说，芯片间光学耦合相比芯片内耦合存在重大挑战，比如需要在没有高分辨率芯片间对准工具的情况下进行>1微米的耦合，以及光线在平面外的路由困难。然而，自动化拾取式模具粘接机分辨率的持续进步，已证明使用商业设备能以亚微米级的高精度实现高精度 54,55.其他键合方法也已发展，包括晶圆尺度工艺，如集体芯片与晶圆混合键合56或是厚件的微转印打印 49,57.用于创建片上三维微光学元件（如灰度光刻（GSL）的新型制造技术58,59,60,61,62，双光子聚合（TPP）光刻23以及通过光束曝光（SCRIBE）实现表面可控折射率 63,64解锁了此前未曾考虑过的整合可能性。因此，随着对光学I/O密度>8个连接/毫米和C-SWaP扩展的需求，芯片间光耦合器已成为未来从可见光到中红外（mid-IR）的PIC应用的关键推动力。

这些芯片间连接的设计理想情况下应符合表1中提出的要求，以便在实际应用中有用，并优于光纤到芯片封装。这些性能指标将作为这些芯片间耦合器比较的基础，并作为未来比较的起点。以下部分将讨论不同类型的芯片间光学耦合器及其工作原理。

表1 芯片间光耦合器的性能指标及相关要求

波导到波导耦合器的类型

文献中提出的芯片间耦合光学耦合设计可分为六种类型：边缘、光栅、自由形、消逝式、悬臂和光线键。这六种类型的基本工作原理图可见图。5. 此外，图。6 显示了每个优点指标和每种耦合类型的数值，定义见“引言”。图中显示的每个功绩指标的数值。6 是对表 2–8 中每个数据点的平均值。在吞吐量和代工兼容性指标方面，每种偶联类型均基于所用制造、封装和组装工艺（例如标准193/248纳米深紫外光刻与定制双光子聚合）及所需材料进行定性评估。图中的情节。6 可以作为后续章节的参考，展示耦合类型之间的比较以及哪种最适合不同应用。其余部分描述了每种联结器类型的工作原理，提供了著名设计和结果的示例，并呈现了对每个联轴器进行定量比较的表格。

图5：一般的芯片间耦合架构

这些图像分别展示了两个独立制造芯片上SOI波导（红色显示）耦合的示例场景，（a）表示光栅到光栅耦合，（b）边缘耦合，（c）消逝耦合，（d）悬臂耦合，（e）自由形耦合，（f）光学线结合。蓝色箭头表示耦合前、耦合中和耦合后的光学传播方向。图像中任何粉色结构通常表示其材料成分与波导不同

图 6：不同类型波导 - 波导耦合方案的多项性能指标对比

每个耦合器类别绘制的实线代表每个绩效指标的平均值。这些数据是根据本研究表2–8报告的数值汇总的，唯独吞吐量和晶圆厂兼容性不包括。

表 2：芯片间边缘耦合器器件汇总

表3 芯片间光栅耦合器器件总结

表4 芯片间自由形联结器总结

表5 SiPh芯片间消逝耦合器按出版日期时间顺序摘要

表6 III-V级芯片内及芯片间消逝耦合器按出版时间顺序摘要

表7 按出版日期时间顺序的芯片间悬臂联接器摘要

表8 光学线键合或类似分类技术的总结

光学耦合基础

有效耦合的具体理论最终取决于耦合设计;然而，一些常见的关系可以传达相关趋势。为了实现高效且容配的耦合，入射模和透射模必须尺寸和形状匹配，反射和错位应尽量减少。这些因素的影响可以通过两个重叠模式间耦合效率（η）方程来观察65:

β1， E1(r、φ）和β2， E2(r， φ）是传播常数（β = n电子烟k0以及 k0= 2π/λ）和入射模的电场分布，分别是透射模。图中示意了这一点。7 a 用于折射率为 n 的入射波导和透射波导1以及 n2，分别。即使对该方程的解析解在相对简单的情况下也很具有挑战性，但假设入射模和透射模大致为高斯（w为梁腰），

我们可以数值求解积分以获得洞见。结果如图所示。7b 显示了模态大小不匹配（w1/w2）和反射（即有效折射率不匹配 nEFF，1/nEFF，2降低耦合效率，尺寸不匹配起更重要的作用。同样，图。7c 强调模态错位如何影响耦合效率，同时展示了不同制片工艺（如晶圆键合机、高精度选位刀具和超高速选位刀具）常见的错位规模。注意，光刻中的覆盖错位不会被绘制出来，因为误差通常小于临界尺寸的三分之一（例如，对于90纳米的节点工艺，误差小于30纳米）66，因此可以假设其尺寸小于50纳米。有趣的是，对称地增加入射和透射模的模场直径（MFD）可以提高比准容差。如图所示，MFD的提升可以通过切换到允许低折射率对比（Δn）的材料平台实现，比如玻璃或聚合物芯/包壳上的离子交换波导（IOX），以增加消逝场大小。从高Δn材料平台如SiPh或InP的代价是需要更大的波导音高（以容纳更大的MFD）以及更大的弯曲半径以保持芯片间低损耗布线——这两者都会显著影响电路的连接密度。这种权衡——既希望更大的MFD以增加芯片组装的对准容差，又需要更小的MFD以增加连接和器件密度——是光子封装中最关键的因素之一。在接下来的章节中，将介绍每个耦合类关键的额外关系，并强调每种耦合类型都必须在某种层面存在模态重叠。

图7：显示临界参数对高斯入射和透射模式耦合效率影响的图。

在（a）中，有一张示意图，展示了入射波导与n之间的模态重叠概念1 (β1， w1）以及一个 n 的发射波导2 (β2， w2）两模之间存在一定的错位。同时，在（b）中，模态尺寸不匹配和反射的影响被突出，而在（c）中则突出了错位和模态场直径大小的影响。

边缘联结器

边缘或对接耦合是指将耦合元件沿传播方向对齐在独立的模具上，使光不会垂直改变平面。与光纤芯片机壳类似，耦合器通常位于PIC边缘，需要深反应离子刻蚀（DRIE）或切割抛光等加工，以形成高质量的切面67.此外，对于芯片间耦合，通常需要单独的工艺在下芯片刻出沟槽，以正确对齐耦合器垂直方向。也可以采用反向过程——选择性地在下模具上沉积台地，也能达到同样的效果。无论哪种情况，当对齐良好时，最小化芯片接口反射，并匹配芯片间模态的大小和形状，从而实现低耦合损耗。在光纤与芯片耦合的情境下，已采用多种策略以实现低耦合损耗，包括线性和非线性轮廓的锥形器、多尖端（三叉戟）锥形器、多层氮化硅（SiN）辅助器、级联多级锥形器、三维锥形器、悬挂锥形器以及亚波长光栅68,69,70,71,72,73,74.类似技术也应用于芯片间的场景，其中反锥度、多模干涉仪（MMI）和渐变折射率（GRIN）透镜最有前景。

反向与标准锥形联结器

减少芯片间接口处的波导宽度，从而扩展MFD，实现更低的耦合损耗和更宽的对准公差。参考文献。75，一个InP激光二极管被选中并以±0.3微米的精度被被动对准安装到SiPh芯片上（图中标注为SiPho）。8a， b），显示使用 InP 转 SiN 反锥形的插入损耗 1.5 dB。参考文献中类似的混合集成示例。9,76 演示了InP PIC的拨片，并放置在硅芯片上，并采用带3D机械止挡的焊接自对准被动组装，如图所示。8c，将有效横向比准容差扩展至±25微米。实验中比较了非线性反锥形器和超材料锥形器，展示了反锥形和超材料锥形的芯片间损耗分别低至0.25 dB和0.9 dB76.联结器模拟76显示垂直错位容差仅为±0.5微米，测量的焊锡自对准数据显示，芯片与中介体之间偏差±0.5微米可能导致零自对准77.其他逆锥形设计使用折射率可控硅氧氮化硅锥度包层，实现从InP半导体光学放大器（SOA）到绝缘硅晶（SOI）芯片的高效模态转换78. 多尖端反锥还被用于将InP芯片连接到SOI PIC79.

图8：利用边缘耦合的波导到波导耦合器的示例。

在（a）和（b）中，分别展示了从SiN波导到InP DFB激光器使用拾取与放置工具被动组装的反锥形边缘耦合器的示意图和实验图像（经参考文献许可转载）。75©2023年IEEE数据。在（c）中，展示了InP与SOI耦合的侧面视图，其中红色矩形是InP模具，灰色蚀刻形状是SOI模具。横跨InP和SOI的黑线表示两个表面的波导耦合。底部展示了侧视图的实验显微镜图像，展示了利用机械止挡实现亚微米三维对准（转载自参考文献）。372， ©2018 T. Barwicz 等人，获得爱思唯尔许可，并依据 CC BY-NC-ND 4.0 授权）。在（d）中，展示了基于翻转芯片GaSb放大器和SOI波导的混合DBR激光器48（©2022 N. Zia 等，依据 CC BY 4.0 许可）。在（e）中，利用MMI器件实现聚合物波导层之间的耦合92（©2024年，M. Weigel等，依CC BY 4.0授权）。在（f， g）中，SOI对SOI或SiNx致SiNx使用集成GRIN透镜的翻转芯片耦合322（©2025 D. Weninger 等，CC BY 4.0 许可）

标准锥形芯片间边缘耦合器也被用于中红外波长的芯片间连接80,81,82,83.例如，两个芯片通过将从芯片边缘突出的铜结节交错，并水平施加力以减少芯片间隙大小来机械对齐。为减少锗对硅（GOS）波导之间的折射率不匹配，界面处喷洒了砷三硫化物玻璃（n = 2.4，λ = 8.4 μm） 80,82.在1.4微米的芯片间距和8.4微米波长下，耦合损耗为4.1 dB81.在集成有源III-V器件时，利用斜角波导的耦合器也很常见，以减少对增益区的反反射。这种设计见图。对于翻转芯片、混合镓锑化物（GaSb）-SOI激光器，波长为2微米，模拟损耗为1.8 dB，实验损失估计为5 dB48.锥形点尺寸转换器（即标准锥形器）也可以与斜角波导结合以改善耦合，如参考文献所示。84，其中一个基于GaSb的主动比对SOA实验显示，SiPh芯片插入损耗为2.7 dB，形成了1955至1992纳米波长的混合激光。在相同设计和类似波长区间（约1.9微米）下，已证明其损耗低至1.46 dB85. 芯片间边缘耦合技术也被用于量子级联激光器（QCL）与GOS波导的翻转芯片混合集成，适用于5.7–5.9微米波长范围86以及μ-TP的GaSb增益元件传输到SiPh芯片，用于近2微米波长87.

多模干涉仪耦合器

MMI传统上用作片上分流器或组合器，也可用于同一芯片的两层独立层或两个独立芯片之间的垂直耦合。此类耦合器迄今仅用于芯片内耦合，已包含H-bar MMI。88，标准MMI89,90,91,92,93，以及边组装块MMI94. 使用MMI的优点在于其制造本身简单，同时允许垂直集成，但代价是长度灵敏度（由于依赖模共振以实现高效耦合）和纵向封装。例如，参考文献中， 91,93，以及参考。88MMI耦合器的总长度分别为3223微米、486微米和241微米。不过，使用MMI时，波导层之间的垂直距离可能较大，耦合间距超过20微米，损失仅2.4 dB（如果改进光刻对准，可根据模拟将损失降至接近1 dB）93.图中展示了MMI设计及其在三维光子封装中的应用图像。8e92.

分级索引联结器

集成GRIN透镜也被提出用于高效的芯片间耦合。此前，SiON（也称为SixOyNz） GRIN 边缘耦合器在使用标准代工工艺时，实验验证了光纤与芯片耦合损耗<0.5 dB，范围从 1520 至 1640 nm ）95.该设计的扩展使得芯片间连接成为可能，仿真显示总损耗<0.5 dB，带宽为>360 nm。所提议的GRIN芯片间耦合器如图所示。8f， g，GRIN 透镜在独立芯片上制造并以翻转芯片粘接。此外，芯片间GRIN耦合器无需在边缘面进行耦合，允许二维芯片间连接阵列，并且能够支持>10微米的芯片间隙大小，并具有较宽的下填充折射率公差。GRIN 耦合器也可以与消逝耦合器配合，提供跨材料平台的异构集成和光纤到芯片耦合的通用接口。这些优势也带来了制造复杂度的增加，尤其是在晶圆全片的膜应力管理方面。

总之，边缘耦合器用于芯片间连接有许多优势。边缘耦合器可在宽波长窗口内实现<1 dB的损耗，且具有偏振独立性，代工厂将低损耗边缘耦合器作为标准工艺设计套件（PDK）组件96.然而，它们在传播方向上的足迹更大，因为绝热锥形（MMI）可以延伸>1毫米9,76,78,88,91，以及低错位容忍度，且因基底泄漏风险而加剧。它们必须位于边缘且具有高质量面，这也使得它们无法用于二维阵列，从而限制了其I/O密度。

光栅联结器

光栅耦合器使用周期性蚀刻，周期与光波长相近，从而改变传播方向接近90°。光栅耦合器的参数，如光栅周期（Λ）和偏转角（θ），都通过布拉格条件直接与波长（λ）相关97:

图|相关论文

其中 neff是波导模态的有效折射率，nout是输出介质的折射率。在光纤与芯片耦合过程中，模态通常还会进行点状尺寸转换，以匹配波导模的大小，通过绝热锥形实现。对于芯片间耦合器，光栅耦合器位于任一芯片上，使光进入下芯片光栅，向上斜向衍射，并在入射到另一块光栅时平面耦合。通过改变光学传播方向，可以减少芯片间隙大小及其材料（即折射率）的影响。实现大型垂直芯片间隙尺寸的重要性有多方面：（1）允许使用标准μ的铜柱凸起或类似变体进行简单的电气集成;（2）允许厚BEOL包覆（>4–5微米“），对耦合效率影响最小;（3）提高电气互连（或其他粘合层）的制造公差，以及BEOL厚度超过预期±10%。光栅耦合器在光纤到芯片封装中已被广泛研究 98,99，与铸造厂兼容，且在PDK中普遍存在96并支持晶圆级测试，这些因素共同使光栅耦合器成为一种有吸引力的芯片间耦合解决方案。

已有多种芯片间光栅耦合器原型被制造出来，突出了这些优势。两柱Cu μ100以及在凸起自对齐中101用于实现单独模具上光栅耦合器的<1微米横向对齐。参考文献。100两个芯片间隙为20微米，填充空气——展现了高的垂直和折射率容忍度。见图。9a、b、横截面示意图及完整封装系统，用于 In Bump 原型机101.表3中展示了芯片间光栅耦合器的总结。所提供的数据还展示了光栅耦合器的一些挑战，包括典型的耦合损耗超过3 dB，而完全蚀刻的光栅常因基材泄漏而加剧。此外，它们在1 dB带宽<±40 nm（大多数为<10 nm）时，还具有高波长灵敏度。

图9：芯片间光栅耦合器的示例。

有多种策略可用于改进芯片间光栅耦合器。如参考文献所述。102，光纤到芯片封装设计采用了L形103,104,105,106,107,108，交错109,110,111，多层112,113,114，叠加115,116,117，以及倾斜蚀刻 118,119减少向下衍射光的浪费策略。底视镜的使用 120,121分布式布拉格反射器122或底部多层反射器123这些耦合损耗更低，基板泄漏有限，且光纤到芯片耦合器带宽更宽。光栅的去向化，即沿传播方向改变周期，也有助于减少背散射，并调整MFD和散射角度102.采用经过最佳的L形几何和凹陷，如图所示。9 c，在21 nm 1 dB带宽下，芯片间耦合实现了0.94 dB，约1550 nm，如图所示。9d102.这种波长依赖性可以通过使用高折射率导孔来改善，这些孔模拟带宽宽度可达1550 nm附近的100 nm ± 124,125.添加底部镜，如图所示。9E，在芯片内耦合方面也表现出更好的性能 126,127并模拟了芯片间耦合的类似改进128.虽然高折射率孔或底镜通常不理想，但能够以与铸造厂兼容的方式结合此类反射器的策略，将使光栅耦合器作为完整的芯片间封装解决方案获得更广泛的吸引力。

自由形联挂器

自由形耦合指的是利用微透镜和镜子将输入波导的光反射出平面，然后将光束反射和/或聚焦到另一个芯片上的输出波导中。历史上，半平行制造技术曾用于45°镜面，包括激光消融129以及切入130配备专用刀片，随后进行金属沉积以改善反射效果。图中展示了一个例子。10a， b，在中介层聚合物波导中通过飞秒激光消融形成45°全反射（TIR）镜面，反射光与芯片级SiPh光栅耦合器耦合131.通过RIE或聚合物回流在45°镜面上方加装微透镜可以扩大校准公差，这对于中介器与板上的连接尤为重要，因为球栅阵列的焊点直径可达>100微米132.采用其他工艺制造的45° TIR镜面的自由形联结器设计，如倾斜聚焦离子束（FIB），已如图所示演示。10c133.虽然FIB刻蚀通常是串行工艺，但它也可以扩展到基于硬掩膜的并行反应离子刻蚀（RIE）工艺，以创建垂直耦合器的斜面 134,135.另一种方法是利用自组装的DNA金字塔作为微镜进行平面外耦合，如图所示。10d， e136.反射面的角度可以通过作晶体的晶格结构及其与基板界面的晶格平面来控制136.通过在自组装结构上涂覆如银（Ag）等金属，可以进一步提高反射率136.

图10：自由形波导到波导耦合器的示例。

在（a， b）中，聚合物波导中的45° TIR镜面用于耦合芯片上的SOI光栅（参考文献中转载）。131，经AIP出版社许可）。在（c）中，InP的TIR镜和选择放置InP模具之间的SOI光栅耦合灯的组合（经参考文献许可转载）。335©美国光学学会）。d、e DNA 自组装金字塔（经参考文献许可转载）136，©2023年美国化学学会）。在（d）中，DNA形成可用作平面外反射体的多面结构的示意图。在（e）中，SEM图像展示了在自组装过程中如何控制面角。在（f， g）中，展示了使用TPP制造微反射器的翻转芯片耦合器的原理图和仿真数据139（©2023年S. Yu等，依CC BY-NC-ND 4.0授权）。在（h）中，展示了用于光纤与PIC耦合的反射器实验图像（经参考文献许可改编）。141©2024年中国激光出版社）。在（i）中，一张SEM图像展示了TPP制造的微反射器连接两个未翻转芯片、而是并排放置的独立芯片142（©2024年黄宇，CC BY 4.0授权）。在（j）中，展示了使用灰度和NIL制造的联结器的侧面视图58（©2022年，Nakamura等，依CC BY 4.0授权）

随着包括TPP在内的多种三维纳米级光刻方法的出现23GSL，纳米印刻光刻（NIL）137以及热扫描探针光刻138使用曲面微镜和透镜进行芯片间耦合已成为一种可行的设计策略。图中展示了使用TPP印刷反射器的芯片间耦合器。10F，G139.在RIE沟槽中制造镜面通常采用自由形耦合器，将反射器置中，光模置于波导中。在参考文献中进行的模拟中，140，对于芯（包层）折射率为1.543（1.525）的聚合物波导耦合，显示了芯片间耦合损耗<0.25 dB）。参考资料中也有类似的模拟。139演示了SiN波导间<0.49 dB的耦合损耗。通过使用弯曲反射镜同时反射和准线，耦合损耗可显著改善，相较45°镜面，波前畸变减少140.这些基于TPP的曲面反射器已在光纤到芯片封装中得到实验验证，如图所示。10小时，耦合到0.220× 1.5微米SiN波导，外覆4.9微米厚的氧化物包层。139以及0.220×0.480微米宽的SOI波导，包覆5.26微米141.它们还被实验证明，在InP芯片到SOI芯片封装中，无需翻转芯片键合即可实现<2.5 dB的耦合损耗，如图所示。10i142.类似的芯片间耦合器，见图。10j，已使用GSL和NIL制造58,59,60,61,62.在此案例中，GSL用于定义嵌入SOI-PIC上的微镜，而NIL则在有机基板上的聚合物RDL中创建45°反射器。

使用镜子和透镜的一个重要优势是它们具有低波长和偏振灵敏度。这可从表4中1 dB带宽和插入损耗列中看到，显示带宽>±200 nm，以及可见光（805 nm）和数据通信/电信区间（1310/1550 nm）的工作。自由形耦合器的纵向覆盖面积也较小，约为<50微米，尽管实际中由于Si或SiN中的绝热锥形，这一尺寸通常更大x波导需要用于增加MFD59,139 . 另一个优点是垂直对准公差可扩展至>35微米，便于与电气互连集成。侧向对准公差同样可以通过增加镜面尺寸及增大准直光束的磁流远距来扩大。当然，增大镜面直径限制了侧向通道密度，这对于需要连接密度>50 mm/mm的应用来说是权衡。虽然此类微光学元件的热容性需要谨慎考虑，因为它们通常由低玻璃转变温度的高分子制成，但可以使用能够承受高达250°C回流温度的树脂是可行的139.

使用TPP或GSL的自由形耦合器的主要缺点是其串行制造。使用TPP或GSL打印需要连续写入一个字段，当前写入时间通常约为数小时，而写入数十个耦合器往往需要几个小时23. 虽然可以通过计算机生成的位图数据进行镀铬遮罩实现平行灰度曝光 143,144光刻胶的显影速率必须与曝光剂量成线性比例，限制光刻胶的选择仅限于专用的正色调光阻。对于TPP，通过壳体与支架书写等技术，写入时间可提升超过3个数量级145，基于投影的光片曝光 146,147，以及多束并行写入148,149,150. 虽然这些技术前景非常乐观，但其他平行工艺，如使用TPP主模具进行NIL或热压印，可能需要实现大规模包装，涉及>103光学连接。

消逝式联结器

消逝耦合器通过将波导靠近，并使模态分布的消逝尾部相互作用，在波导之间传递光能。传统的定向耦合器由两个并排并行的波导是一个广为人知的例子97,151 .根据萨利赫和泰奇的说法97，如果每个通道之间存在零相位不匹配，并且耦合器长度设置为预测100%功率传输的特定距离，则100%功率传输是可能的。修改该设计可以最大限度地减少传输长度和波导间允许的错位，通常通过类似边缘耦合器的反锥形。例如，可以通过使用分段锥度来改进单线性反锥度 152,153.分段设计将锥度划分为多个线性段，其中绝热转移仅发生在上下锥度模有效指标匹配的段内。非线性锥形通过连续剖面实现类似效果，但由于所需的光刻精度要求，制造更具挑战性。分段锥度已被用于多种材料接口之间的芯片间耦合，如SOI与SiN的耦合x-玻璃上 152,153，SOI到IOX玻璃波导154以及SOI转换为柔性聚合物带状结构155.结果显示耦合损耗<0.5 dB，比准公差>±1.5微米）。

其他设计则依赖斜锥，即一颗模具上的锥度被有意旋转，而另一颗的锥度保持直线。当带有倾斜锥形的芯片相对于直波导在平移上不对齐时，斜锥形相对于同一角度保持重叠，从而不影响耦合效率。倾斜锥度相比表5中其他耦合器，平移对准容差至少扩大2.5倍，尽管这会牺牲间距，即在4.4°角度和200微米锥度长度下限制为15.3微米156.不同消逝耦合设计的总结见表5，其中部分见图。11A–I。

图11：波导到波导的消逝耦合器示例。

a， b SiN 在熔融硅上与 SOI PIC 上（经参考文献许可转载）。152，©Optica 出版集团）。在（a）中，耦合器的透视视图，红色表示SOI PIC上的双锥度，蓝色表示石英介体上的SiN双锥度。在（b）中，展示了铜微柱凸起的电子-光子积分，以及使用底填充环氧树脂实现机械稳定性和折射率匹配的侧视图。在（c）中，展示了IOX波导到SOI波导消逝耦合器沿传播方向的截面（经参考文献许可转载）。154©2020年IEEE数据）。d， e聚合物波导板安装至SOI PIC上。（d）中，是耦合器的透视图，红色表示SOI PIC上的多段锥度，蓝色表示电路板上的聚合物层压板（经参考文献许可转载）。373©2016年IEEE评审）。在（e）中，展示了消逝耦合器系统的截面及相关参数（经参考文献许可转载）。374©2017年IEEE数据。在（f， g）中，展示了SiN到SiN耦合与翻转芯片金-金热压缩键的耦合，包括中间接合体上的氧化包壳开口，用于减少锥度间的垂直间隙（经参考文献许可转载）。253©Optica出版集团）。在（h）中，展示了由微机电系统（MEMS）器件驱动的SOI到Si的消逝耦合器，以及该耦合器如何作为不同层或芯片的开关（经参考文献许可转载）。345©美国光学学会）。在（i）中，这是用于连接SOI波导与铌酸锂（LiNbO）的消逝耦合器的横截面图3）调制器集成的波导50（©2019年，M.他等人，经SNCSC许可转载）

除了锥形设计外，所用材料系统在确定封装、包覆折射率敏感度和最小螺距方面也起着重要作用。例如，在高折射率对比度（HIC）系统如SOI中，需要一个具有500微米长绝热区的分段锥形，以实现约3微米的比准公差 152,153.在低折射率对比度（LIC）系统如IOX玻璃中，分段锥度需要1.5–2毫米的绝热区域才能达到相同的对准容差154.同样，在 Δn < 0.006 的 LIC 系统中 154,155粘着折射率的1 dB容差为±0.005，而对于Δn≈ 0.5–2的HIC系统 152,153耐受性增加了15倍。这种敏感性同样适用于热容忍——在LIC系统中，如果包覆层、基板或粘合剂指数因更高的工作温度而变化最小±0.003，就可能产生1 dB的超损耗惩罚154.LIC系统还将最小音高限制为>20微米，而HIC系统可进一步扩展至<10微米。即使是保守的10微米硅铀xSOI波导的通道密度为100个耦合器/毫米，而光纤到芯片封装时为8个耦合器/毫米。

尽管如此，LIC系统仍适合与SMF阵列实现低损耗接口，提供低传播损耗以实现光学再分配，并实现制造成熟度。例如，参考文献中。154，IOX在玻璃上的平台展示了平均0.68 dB的插入损耗和0.1 dB/cm的传播损耗，参考文献中。155柔性聚合物波导在1310 nm（850 nm）处插入损耗为0.3 dB（2.2 dB），在1310 nm（850 nm）处传播损耗为0.4 dB/cm（0.05 dB/cm） 155,157.因为这些结构也使用了与铸造厂兼容的材料制造和测试，包括含硅氧烷基聚合物的回流兼容层压板155且可在面板层面制造，非常适合在封装层进行光散开后，在板上实现光学连接和再分配——这是未来三维光子封装技术难以解决的挑战。

此外，消逝耦合器也被用于III-V到III-V或III-V-到Si-PIC连接，用于SOA、激光器或调制器集成。该领域已有扎实的文献基础描述典型的制造工艺158,159,160,161通常涉及III-V型硅氧烷-双苯并环丁烯（DVS-BCB）晶圆键合至图案化硅，再进行III-V型图案化，或使用DVS-BCB键合对先前图案化器件进行微转印打印。表6比较了使用晶圆键合或微转印印刷器件的不同消逝耦合器设计，其中许多采用与硅消逝耦合器相似的几何形状。垂直对齐公差通常不报告，但DVS-BCB层厚度通常为<100纳米。III-V型器件中更常见的设计是多级耦合器，利用多层叠加信号传输，这种技术在两个波导间折射率差较大或需要克服大垂直间隙时非常有用。例如，参考文献中。162三级耦合器设计用于将InP波导连接到硅3N4其指率差约为1.3–1.5。参考文献中也使用了多级消逝耦合器。163用于耦合输入Si之间的光3N4中间波导和SOI芯片波导，使用硅3N4输入层和输出层之间的波导。这种多级设计可以通过在BEOL中部放置锥形结构作为中间层，来克服厚重的BEOL层。

总之，正如表5和表6的结果所示，消逝式芯片间耦合器在带宽>100 nm和横向通道密度>100耦合器/毫米）下，能够实现<0.5 dB的超低耦合损耗。这些优势可以在使用与铸造厂兼容的工艺时实现，并通过优化锥形设计实现微米级的对准公差，从而实现自动拣选安装。消逝式联结器还存在一些未来设计改进的挑战。首先，由于它们依赖于消逝尾部分布，通常依赖极化。此外，虽然通过锥形设计可以最小化纵向占地面积，但由于绝热性的需求，这些耦合器通常仍具有>100微米的纵向占地面积。最后，虽然多级锥度设计可以有效增加垂直锥度间隙，但这些设计仍需在BEOL层内额外制造波导，增加了制造复杂度。

悬臂联挂器

悬臂耦合器是通过在已释放或悬挂的波导薄膜和/或包层中诱发拉伸应力形成的，最终导致波导向平面外弯曲以适应应力积累。拉伸应力可以通过多种工艺技术诱发，如热处理164，离子注入165，或沉积不同薄膜以增加应力166.当两个PIC芯片通过翻转芯片键合并对准弯曲波导时，光可以像穿过一个面外的S弯一样传播。图中展示了采用热处理方法的悬臂式芯片间耦合器示例。12A–C 及相关实验数据164.本研究通过图案化SiO制造SOI悬臂x包覆，释放硅波导，然后在770处退火∘C形以实现90°弯曲。应力积累是由于化学计量——在高温下，非化学计量的包壳层释放杂质并致密167导致氧化物包覆层的应力相较于1微米埋藏氧化层（BOX）增加。图中光学传输数据。12c显示1500至1560 nm宽1 dB带宽。虽然垂直和横向公差分别只有±0.5微米和1.25微米，但可以通过使用折射率接近SiO的填充胶来扩大这些公差2.同样，通过沉积更厚的氧化包层来增加应力积累，可以建立标准的2–3微米BOX。此外，尽管气温较高，参考文献中的数据。164退火温度与包壳厚度的减小表明存在200–400°C的温度窗口，该温度低于BEOL热约束，但仍足够热，可在<90°弯处形成悬臂。这种<90°悬臂梁被建议用于改善消逝式芯片间耦合器中结合后的垂直对齐156但该领域仍需进一步调查以验证其可行性。

图12：采用悬臂耦合的波导-波导耦合器示例。

a–c 参考文献164（经参考文献许可转载。164©美国光学学会）。在（a）中，悬臂联结器的示意图。在（b）中，是封装系统的侧面视图，展示了上下模具上的悬臂以及测量装置。在（c）中，显示了悬臂梁耦合器在TE和TM模态下的波长依赖性。d–f 参考文献168（经参考文献许可转载。168©美国光学学会）。在（d）中，横截面视图展示了不同悬臂锥度长度的离子植入悬臂耦合器的材料系统（VCW（40）代表具有40微米长悬臂的垂直曲面波导）。在（e）中，展示了通过离子植入制造的悬臂联结器的透视图。在（f）中，数据显示了不同偏振和悬臂锥度长度下，悬臂梁与透镜光纤之间的损耗耦合（将这些值加倍可以粗略估算波导与波导耦合）。（g）中，是用于晶圆级、InP器件自动探测的SiON悬臂边缘耦合器示意图;（h）中，是左侧SiON探头、右侧InP波导的俯视实验图像，经过被动组装后173（©2021 X. Leijtens 等，依据 CC BY 4.0 授权）

离子注入165,168,169,170,171,172也被用来诱导应力并制造悬臂联结器，如图所示。12日至晚。制造过程包括图案化、包覆和释放SOI波导，随后垂直于悬臂梁表面植入离子。在释放过程中，悬臂包覆被移除，而模具其余部分则保持保护——这是关键步骤，因为硅离子注入会显著增加传播损失（2×10剂量时传播损失为40 dB/mm）15CM−2)168.离子植入悬臂梁的波导处也从波导处的430纳米逐渐收窄到尖端的190纳米，长度为5–40微米165,168,169,170,171.锥形弯曲后，整个系统被包覆2微米等离子体增强化学气相沉积（PECVD）氧化物和SiO。2Index匹配光学环氧树脂。图中展示了材料堆叠和制造的联结器横截面图。12d，e。在1550 nm的透镜SMF中，TE模式耦合在5微米锥度长度下实现了~3 dB的光纤到芯片损耗（因此芯片间损耗可能为~6 dB）。显示偏振、锥度长度和波长影响的数据可见图。12岁女生。虽然损耗远高于热感应的芯片间耦合器，但离子植入耦合器在弯曲时其体积极为紧凑，长<5微米，高3微米。

沿悬挂结构表面沉积金属或介质层也是悬臂联结器形成的一种方法。这一概念已在悬浮砷化镓（GaAs）波导中得到验证，聚合物点尺寸转换器因镍带沉积在悬浮的砷化铵上积累的应力而以90°角弯曲166.为了克服将悬臂半径控制在±10微米以上的难题，涉及钩子的自对准结构仅通过改变图案遮罩即可机械强迫正确的弯曲角度。这种机械结构在低温温度下保持了对齐，避免薄膜应力导致悬臂进一步弯曲。此类悬臂联轴器在与1.5微米MFDSMF耦合时的性能，可与其他设计一同见表7。虽然测量到的插入损耗较高，但测量依赖物镜聚焦的光线，而非直接光纤耦合，可能导致耦合损耗较高。从芯片表面到弯曲悬臂梁尖端的垂直距离也是~100微米——这是一个相当大的垂直间隙。测量到插入损耗在10 K时仅变化约2 dB，表明此类设计在低温作中具有实用价值。

涉及热诱导应变、离子植入和金属诱导应变的原型表明，光纤与芯片悬臂耦合器可以通过翻转芯片组装实现芯片间耦合。基于悬臂设计的单个芯片上释放波导，也被证明对开发用于高速光子测试的新型探针非常有用173.正如图所示。12g， h 发布了基于 LioniX TriPleX 平台的 SiN 波导174用于以每毫米40个连接密度与晶圆级InP波导耦合，采用自对准蚀刻坑进行被动组装173.悬臂的吞吐量和坚固性值得注意，32个悬臂阵列能够在不到3秒内从停车位置自动对齐，并连续完成2500多次且无故障173.这些耦合器允许在采用并行制造工艺并实现低耦合损耗的同时，实现较大的片间间隙尺寸。此外，如果释放悬臂阵列使用较大面积，最小角度仅受悬臂MFD限制，从而实现>100个联接器/毫米的高横向通道密度。不过，这些标准包括狭窄的横向对准公差、缺乏足够包覆时的脆弱性，以及根据所用设计的高温BEOL工艺要求。为应对这些挑战，需要进一步的研究。MEMS器件等技术可能提供更高精度的弯曲半径或粘结后自对准控制，而其他材料如SiNx由于MFD增加，可能导致更宽的校准公差。这还可能包括开发新型、可控制应力的包覆材料以降低热需求，以及限制离子植入剂量与光学传播损耗之间隐含权衡的方法。

光学线键

光线键是一种适用于低至中等体积的多功能连接器，光学上相当于电线结合。这些连接器可以是使用TPP制造的聚合物波导175,176,177,178，介孔介质中的直接激光写入64聚合物代替开放式空气干燥179紫外直接写光刻180或基于带状的灵活流程181,182,183,184,185.其中第一种方法TPP产生称为光子线键（PWB）的耦合体，可见图中。13A， B175,176,177,178.芯片间耦合性能显示1530–1565 nm波长无关耦合损耗为1.6±0.13 dB，而全频段1280–1580 nm的损耗为2.5±1.1 dB。PWB的主要优点是结构是在TPP过程中定义的，TPP过程是在两个芯片结合后完成，因此波导之间的错位变得无关紧要。通过成功的1米落落测试，还证明了对机械振动和冲击的韧性，通过将PWB包裹在刚性低折射率包覆层中还可进一步提升。

图13：利用光线键的波导与波导耦合示例。

a， b 光子线键（PWB）178（经参考文献许可转载。178©美国光学学会）。在（a）中，介绍了TPP打印PWB芯片间耦合的机制。在（b）中，一组一组PWB与SOI耦合的SEM图像。c， d 直接光线键（DOWs）（经参考文献许可转载。179©Optica出版集团）。在（c）中，利用微加工玻璃喷嘴打印芯片间耦合的DOW的机制。在（d）中，制造的DOW显微图像。在（e）中，SmartPrint技术的示意图包括聚合物波导的分级折射曲线和带有聚合物交叉锥的IOX波导横截面视图（经参考文献许可转载）。180©2022年IEEE）。f， g 3D ULI波导耦合器（经参考文献许可转载）。163©2018年IEEE数据）。在（f）中，展示了3D ULI制造的示意图，并放大了使用绝热锥形硅片到ULI波导耦合的终端终端。在（g）中，一组ULI波导截面，采用商业化的鹰形玻璃基板和LPCVD氧化层包覆，并采用测量的光学模式剖面。在（h）中，展示了SCRIBE技术用于在间孔硅中形成独立微光学器件64（©2020 Ocier 等，依据 CC BY 4.0 授权）。在（i）中，为光学连接用的柔性辅助波导示意图，带有镜面端面185（©Reddy 等人，CC BY 4.0 许可）

第二种方法是使用分发式聚合物，接触空气后会干燥，被称为直接光线键（DOW）179.在制造DOW时，从玻璃喷嘴喷出溶于二甲苯溶剂中的聚苯乙烯粉末。喷嘴从表面收回的速度和方向决定了线粘的大小和形状。当聚苯乙烯溶液被分发并喷嘴向上拉动时，二甲苯迅速蒸发，留下一根实心、光学透明、附着良好且几何锥形的聚聚乙烯丝，如图所示。13c，d。使用该方法在1590纳米波长下，使用带有光栅耦合器的导线时，实验中测量到的最佳插入损耗为5.8 dB。由于输入和输出光栅之间的共振，估计1 dB带宽小于10纳米。DOW与光栅的1 dB对准容差在仿真中被证明为>2微米。与PWB的情况不同，这很重要，因为DOW很可能使用公差为1–10微米的自动分配工具实现。通过在拉动过程中旋转喷嘴90°，DOW可以连接到正交表面，如SMF或以不同方向连接的芯片。DOW的一个主要缺点是，由于沉积方法的特性，在放大到较小特征尺寸时，对线键形状和尺寸的控制会大大降低。

PWB和消逝式耦合器的混合体称为“SmartPrint”技术180.该变体通过将Tefzel薄膜粘接到玻璃基板上，并图案化消逝聚（F-SBOC）耦合器（参见参考文献）。186材料信息）使用海德堡紫外线直接写入光刻工具，并对曝光剂量进行空间调节。该技术有助于在不同基底之间形成二维连接，如图所示。13e。聚（F-SBOC）锥形为灰度锥形，意味着几何形状保持矩形，但通过在2毫米长度内调整曝光剂量，折射率从1.482降至1.490。正如“悬臂耦合器”部分所述，由于IOX玻璃是LIC系统，因此需要对灰度锥度的折射率进行精确控制，因为探头设计为低于IOX波导芯0.003，poly（F-SBOC）输入距离IOX波导芯高0.01。不过，横向错位容差实际上无关紧要，因为多重（F-SBOC）锥度与IOX波导之间的对齐是通过光刻方式完成的。

另一种结合了光学线键和边缘耦合器的混合体是3D超快激光刻写（ULI）波导187,188,189,190,191.在三维ULI中，波导通过使用脉冲激光扫描图案，脉冲宽度约为飞秒级，直接写入透明介质192.因为脉冲具有电场强度，大致等于将价电子与原子结合的场强（约为109Vm−1或激光强度为5×1020W/m2非线性吸收过程可引起雪崩电离，电子具有足够的动能激发其他电子。该总能量随后传递至周围晶格，使折射率发生永久局部体积变化，形成波导192. 由于该工艺依赖雪崩电离，可以使用多种透明介质，包括PECVD或低压化学气相沉积（LPCVD）氧化物包壳163. 这些波导的优点是能够瞬间嵌入其写入材料中，并且可以在模具选入前后制造。使用3D ULI制造的波导模拟了硅的界面损耗3N4通过将ULI波导终端安装在绝热硅上，使波导低至0.04 dB3N4如图所示的锥度。13岁女，G 163,193.与其他LIC系统类似，3D ULI可以与SMF阵列或MCF形成低损耗连接，并展示0.3–0.8 dB/cm的传播损耗163.

传统的3D ULI还可以通过SCRIBE方法进一步发展63,64,194.该技术见图。13小时，通过调整暴露后介孔硅支架中剩余聚合物的量，实现亚微米级的三维折射率曲线控制63,64,194.持续改进使SMF到SCRIBE的波导损耗达到<0.45 dB，3 dB对齐容差为>3 μm，适用于SMF到芯片垂直间隙>37 μm64.PWB、DOW、SmartPrint、ULI和SCRIBE工艺高度可定制，非常适合原型制作环境。然而，它们的制造仍是串行工艺，连接密度<100个耦合器/毫米），目前仅限于类似电线粘合的低量制造。

柔性聚合物带还提供了一种能够跨越长距离连接的方式，使用预先设计好的部件。柔性带通常以“波导到波导耦合器类型”章节中提到的一种耦合器终止，如自由形或消逝耦合器。比如说，在参考文献中。181,182,183，模具与板上的连接通过板面消逝耦合器和一个通过切割制造的45° TIR模具面镜实现，镜面为双45° V形刀片。消逝耦合器通过去除排线和电路板上的波导包层，并用特定半径的工具尖将带状压入板上波导，从而产生约0.3–0.65（6.36–4.04 dB损耗）的耦合比。另一种灵活的丝带包括图中所见的。13i，采用并行C型波导，波导端端带有45°反射器 184,185.该设计还允许在排线上进行电气集成，通过在PDMS包覆层上沉积铂线。对Paralyne C波导的30种最低阶模态的模拟显示<3×10−10基频模式下铂层相互作用造成的额外损耗为每dB。这种光电子柔性带可用于植入式或可穿戴的生物光子装置，用于探查组织，否则在使用刚性基底时会造成损伤195.

光子通孔

迄今为止，讨论主要集中在芯片间耦合器，这些耦合器将光从一个芯片表面传递到另一个芯片表面;然而，另一类耦合器是通过光通过基板连接同一芯片前后表面的波导。这也包括通过引导光线通过第三个基板连接独立芯片上的波导的耦合器。这些光子通孔不同于简单的芯片内耦合器，因为芯片内耦合距离通常较短（即<5微米），可以通过典型的消逝实现196，擦丝126，或边耦合88技术。我们可以进一步将光子通孔分为两种类型：导向模式通孔和自由形通孔。在制导过孔中，通过蚀刻并填充通孔形成一个垂直波导，然后将光耦合其中。在自由形通孔中，光通过微镜反射和准直，但不由通孔内的波导引导。接下来的两节将介绍每种耦合器的设计。

制导模式通孔

迄今为止，导模通孔的探索实例较少。已开发的通孔可进一步细分为聚合物通孔和硅基通孔。参考文献中概述了一种基于硅的硅基通孔的潜在制造工艺。197如图所示。上午14点。该工艺与电 TSV 的蚀刻步骤相同，其中 DRIE 步骤为 SiO2硬掩膜同时蚀刻电气 TSV 和硅光子通孔（TPSV）。TSPV硅芯直径为5微米，蚀刻深度为50微米。TPSV沟槽被SiO填满2以隔离硅芯并形成垂直多模硅波导。类似于典型的电气TSV工艺，晶圆背面被变薄，使50微米TPSV的底部暴露出来。图中可以看到一张横断面图，显示TSV和TSPV并列。14b。这一过程产生了测量到的近场模式（NFP），如图所示。14c，显示出硅核区域内光的高度约束，而芯片则完全没有TSPV。为了在进出口将光线耦合到TSPV中，建议使用带有氧化物反射器的硅光栅耦合器。使用二维有限差分时域（FDTD）的模拟结果显示，使用Ag反射镜时，TE偏振1550 nm光的耦合效率高达73.7%（损耗1.32 dB），而在未使用镜面或 TSPV 时效率低至<5.5%（损耗11.3 dB）。这些效率仅针对通孔的一端，因此在同时包含输入和输出时，预期会有额外的损耗。根据报告数据，TSPV有助于模态约束，但对于获得适度耦合效率（>50%）并非必需。这在考虑DRIE和晶圆稀释工艺所需的工艺约束时尤为重要。

图14：制导模光子通孔示例。

另一种硅导模式通过设计使用45° SOI TIR反射器，将光线耦合进出SiO形成的a-Si通孔2如图所示的包覆结构。14d163.通过优化镜面偏移（75 nm）、间隙（1.3微米）和通孔宽度（图中 d = 450 nm）。14d）损耗低至1.3 dB163.制造过程包括基于四甲基铵氢氧化物（TMAH）的硅蚀刻形成45°反射体，随后进行RIE和非硅沉积形成通孔198——带反射器的制造通孔可见于图中。14e。尽管该通路是在SiO中制造的2包覆层，类似的概念也可用于薄玻璃基材。在薄玻璃中形成通孔的挑战在于高展弦比和深SiO2需要刻蚀（>50微米）以形成直径为<1微米的单模a-Si波导。还需要更多研究以确定通过传播损耗，作为参考文献中的模拟。163推测通孔在2微米厚度以上具有损耗（>3 dB）。最后，随着TPP、GSL和NIL的出现，更高效的反射器有望提升耦合效率和带宽。

聚合物基通孔为光通过芯片的耦合提供了另一种选择199,200,201,202.聚合物通孔设计还使用45° TIR镜面，用于将光线耦合到通孔，如图中所述。14岁，女生。参考文献中概述了一个制造工艺示例。201采用薄玻璃基底（厚度150微米），并采用倾斜光刻技术对45° TIR镜面进行图案化，形成图中所示的镜面。14克。倾斜光刻相比GSL和移动遮罩法具有优势，因为它不需要精确的曝光梯度，且可以使用正负光刻胶。此外，二维FDTD仿真通过（n = 1.511）在100微米玻璃基板（n=1.503）上，确定了直径60微米的850纳米损耗，基板顶部为50微米方形多模聚合物输入和输出波导。数据显示，如果镜面角度保持在45°的±5°以内，损失可达0.5 dB。参考文献中的实验数据。202演示中孔在厚度>100微米时也显示出<1 dB的损耗。该设计的制造挑战包括由于高折率对比度、零间隙掩膜要求以及多次曝光，难以在空气中形成45°特征图案化。解决方案包括在曝光时部分浸入水中，以及同时使用玻璃基底作为掩膜，通过沉积的铜层作为零间隙掩膜。这些解决方案为斜面特征的平行光刻技术提供了初步步骤，尽管该工艺迄今仅限于薄化，非透明基底仍是一大挑战。还需进一步研究以提升聚合物折射率和通过直径降低，从而实现更高的通道密度。采用LiC晶圆晶厂兼容材料（如SiO）开发导模通孔2SiON或SiN也将促进集成和采用。这可能需要创新的薄膜沉积技术来消除空隙或高折射率的自旋变体，如自旋玻璃203或通过填充获得聚合物204.

自由形通孔

自由形孔的设计通常包括TPP或GSL镜、45°镜面，或一个光栅，用于将光线以90°反射到基板中。从那里，对面可能有另一个反射器用于同一芯片层间的耦合，或者带有微透镜以准直束流，使其能够引导到第三个翻转芯片结合芯片的芯片。解决后者挑战的设计对未来3D集成光子封装非常重要，因为目前的重点大多集中在芯片间或芯片间的耦合上，而未涉及光学芯片对板和中介器到板上的连接。有两个因素使此变得困难：较大的垂直距离（>>100微米）以及片上或介界面波导与板级波导之间的折射率差异较大。利用自由形通孔的设计有望为未来利用无纤维技术的光学印刷电路板克服这两个挑战提供途径。此外，多项研究探讨了完全蚀刻的气孔与通过透明基底传播的性能205,206,207,208.由于广泛使用不同的介界面材料，包括硅、玻璃和有机基底，因此将单独分段涵盖每种情况。

玻璃中介器通关

玻璃介质器因其优越的热、机械、电气和光学特性而备受青睐。此外，玻璃可以在面板层面加工，提供了成本和吞吐量的可扩展选择。对于自由形通孔，玻璃中介器因其在可见光和近红外波长区段的高透明度而具有潜力。这有助于消除在确定合适光学通管材料和通过玻璃孔（TGVs）进行蚀刻时的设计和制造难题。详细来说，已经探索了多种方法来蚀刻高质量TGV的技术，包括喷砂技术209，感光眼镜210，聚焦电放电211，德里212激光消融213以及深湿蚀刻214.其中最有前景的是湿式蚀刻工艺，其方向性通过脉冲激光照射增强。这些技术包括先诱导微观结构变化，然后进行湿蚀刻215或者局部暴露吸水有机溶液，使玻璃在溶液界面处熔化216.这类技术的缺点是与TSV中使用的博世工艺相比，它们是串行工艺。也有平行工艺，如紫外曝光和光敏玻璃基板的烘烤，将被曝区域变为陶瓷，进行湿蚀并形成高展弦比特征217.不过，消光系数k及其传播损耗尚未在光敏玻璃上的HIC系统中被表征。因此，无需刻蚀的光学TGV具有优势，有助于设计不受所用玻璃类型的影响。

自由形玻璃通孔的常见设计策略是在模具一侧装有45°镜面，另一侧装有微透镜用于准直和对焦208,218,219.图中的设计。15a208展示了该策略用于耦合，模拟损耗低于2.43 dB的耦合，从介层聚合物波导到SOI PIC波导220.45°镜面采用倾斜光刻制造，并通过150°C的聚合物回流形成直径60微米的聚合物平凸镜面221.还有一种设计，通过550微米厚的石英基板模拟耦合损耗<1 dB），见图。15b 218,222.这里，45° 的 TIR 镜面通过环氧波导的 90° V 形金刚石刀片切割成型，352 微米直径的微透镜则通过紫外环氧分流成型。这种策略也被用于将IOX置于玻璃中介波导与SOI PIC耦合219.本例中的45°镜面是通过激光烧蚀制造的223而分级指数IOX，CO2研究了激光熔化和再流焊光刻胶罩的RIE，用于微透镜的制造219.在镜子和微透镜设计中，关键工艺要求包括TIR镜角、透镜与镜面的对准以及PIC与中介器的对齐。例如，参考文献中。208，TIR镜面角度需为45±4度以实现镜面与镜片的损失<1 dB，镜片与镜面的对齐角度需为<3微米以实现类似损失。

图15：自由形式光子通孔示例。

在（a）中，一个光子通孔通过玻璃中介器耦合，使用背面TIR镜，带有顶部透镜和片上光栅耦合器（经参考文献许可转载）。208©2016年IEEE评审）。b–d OptoBump 技术用于通过石英基板进行耦合，使用切丁的45° TIR镜面和分发式微透镜（经参考文献许可转载）。218©2003年IEEE在（c）中，表面光栅背面刻蚀硅微透镜用于通过硅光学耦合（经参考文献许可转载）。207©2019年IEEE数据）。在（d）中，使用了与（b）所示相同的OptoBump技术，只是采用了有机基底（经参考文献许可转载）。218©2003年IEEEe、f A光栅耦合器、镶嵌红宝石的蓝宝石球透镜插入激光烧蚀形成的腔体中，以及一面金属涂层聚合物镜面用于通过有机基底进行耦合（经参考文献许可转载）。206©2020年IEEE）

目前提出的设计代表了通过玻璃中介器耦合光线的可行方案，无需形成导向模式通孔。然而，这些设计仅展示了光通过玻璃的传递——据作者所知，没有自由形式设计能展示同一芯片内集成波导之间的耦合。进一步研究使用采用TPP或NIL图案的反射微镜，或多级消逝耦合器，可能为实现更高性能和集成水平提供不同的途径。

硅中介器通孔

另一种吸引封装基材的材料是硅，它在晶圆厂兼容性下，支持通过TSV技术实现高密度电气I/O的可能性。硅中介器的主要缺点是成本高昂，目前限制了其在高性能应用以外的应用中。关于自由形式的Si通孔，参考文献中采用的设计。205使用45°板面镜通过硅中介器将光线反射到芯片内曲面微镜，详见“自由形耦合器”章节。通过模拟确定，经过200微米硅中介器后，入射在曲面微镜上的MFD约为14微米。基于此，模拟了从PIC到电路板传输的最大耦合效率为84%。实验测量了NFP和远场模式（FFP），观察到镜面元件既出现准直（无镜面时为24.6°×30.2° FFP，带镜子为10.7°×10.1°），又会扩展MFD（无镜时NFP为3.9微米×3.6微米，带镜子时NFP为5.8微米×6.3微米）。

另一种设计采用片上光栅耦合器，带有底部反射器和背面蚀刻硅透镜，将光束聚焦到板面镜面上，在O波段和C波段进行了实验测试 207,224. 该设计在图中示意了。15c。微透镜通过图案化和重新流焊光刻胶，随后进行RIE工艺形成。从倾斜抛光的SMF耦合的光功率与由薄化100微米硅基底和标准光栅耦合器耦合组成的参考系统进行了比较。观察到额外3 dB的耦合损耗，其中1.85 dB归因于菲涅尔损耗，1.15 dB归因于微透镜接口。光纤到芯片的1 dB校准容差如下：±2.5微米侧向光栅至微透镜公差，横向±7微米，±0.5°角，垂直微透镜700微米，光纤公差。

有机中介器通关

有机材料提供了比玻璃或硅介质更低成本的替代方案，但代价是密度和性能的降低225. 这里提到的大多数有机插孔都涉及通过切割或铣削工艺去除插管的一部分，以便实现光学透射。与“玻璃插管通孔”部分类似，许多设计采用TIR或金属涂层板面镜面，配备微透镜，以增加插间镜与板之间的校准容差206,226,227,228,229,230,231,232. 然而，许多有机基底的演示设计在芯片层面终止时采用垂直腔面发射激光器（VCSEL）或垂直光电探测器，而非耦合片上波导。这种聚合物介合体设计的示意性见图。15d。

唯一例外是在参考文献中。206该装置利用芯片级SOI光栅耦合器形成芯片与板块连接，如图所示。15e， f。使用了厚400微米的玻璃纤维增强有机封装基底，通过激光烧蚀形成一个孔，测量的锥度角度为1.6°±0.5°。在晶体中放置了一个直径为300微米的红宝石蓝宝石球形透镜，并使用有源对齐来组装中介接器与板块及芯片与介质器。测量到的芯片与板块损耗约为3.4 dB，包括光栅耦合器、球形透镜和板上反射器，横向对准容差为1 dB，容差为±7微米。通过改善光栅耦合器的方向性，进一步改善芯片与板块损耗1.7 dB是可能的。233以及“波导到波导耦合器类型”部分中介绍的其他反射元件的实现，可能为更宽带宽连接提供前进路径。

应用

将上述耦合器引入“波导类型到波导耦合器”部分，以及“光子通孔”部分引入过孔到光学系统，为实现多个目标提供了机会。首先，这些耦合器支持光学扇出。该方法通过在封装层引入波导和耦合器，将芯片级的信号路由到SMF阵列，从而降低I/O音高。由于光学扇出实现了芯片上耦合器与SMF阵列间距的数量级差异，同时保持低传播损耗和低光纤到封装耦合损耗，从而实现了光学连接的质量并行化。能够扩展并行光学连接数量的能力，目前集成光子收发器尚未具备。因此，这些耦合器在利用最先进的共封光（CPO）收发器架构扩展远程和数据通信网络的数据容量方面日益重要，同时对依赖此类云基础设施的人工智能模型至关重要。因此，在CPO系统中使用此类耦合器的影响将在“Datacom与电信共封光学交换包”章节中讨论。

第二个同样重要的是耦合器提供了光子源、调制器、开关、处理器、放大器和探测器之间“无纤维”系统级光学连接的可能性，其中部分或全部可能安装在不同的优化材料平台上。虽然μTP或混合、异构或单体集成都考虑结合不同材料平台，但它们通常专注于器件或模具层面的结合。然而，这里展示的芯片间耦合器和光子通孔不仅为器件或芯片层面的材料集成提供了机会，也适用于系统层面。事实上，它们在系统级光连接之上还增加了第二项能力——使得可插拔或可拆卸的光芯片组成为可能。正如将在“生化传感”部分描述的，此类接口在基于PIC的生化传感中尤为有用，因为需要一个系统，既能低成本地处理PICs，又不必同时处理昂贵的源或探测器。总的来说，这种增强连接性对许多当前光子学应用至关重要，如光子神经形态计算、光学连接存储器、集成量子光子学和激光雷达系统;因此，本文所述耦合器将在“光子神经形态计算”、“光连接存储”、“集成量子光子学”和“紧凑型激光雷达系统组件的异构集成”中讨论。

数据通信与电信联合封装光学交换机封装

到2025年，全球数据圈预计将增长到175泽字节，全球46%的数据存储在公有云环境中234.为满足需求，数据中心机架顶交换机每两年将总带宽容量翻倍，商业化供应51.2 Tbps交换机封装，配备512个电气I/O，每个机道运行速度为106.25 Gbps，采用IEEE 802.3-ck标准 235,236.每通道200 Gbps的进一步标准化正在进行中 237,238.然而，厘米长板级Cu线路消耗的功耗以及可插拔收发器间距有限，使得持续扩展困难 239,240.这在考虑数据中心的能耗时尤为关键。例如，数据中心在2022年已占爱尔兰所有能源消耗的18%，到2031年，丹麦约有15%的能源消耗将来自数据中心的电力消耗241.

减少Cu长度的需求迫使用户转向CPO，其中SiPh收发器与专用集成电路（ASIC）在同一封装基板上，如图所示。16a242. 使用该架构进行扩展也面临自身挑战，包括SMF阵列与PIC的串行主动对齐和绑定。组装挑战还因可能需要>10而更加复杂3SMF应根据当前趋势，到2035年扩展至Pbps带宽容量235. 例如，一个1.6 Pbps的交换封装，包含一个中央ASIC，周围有16个收发器，假设每波长200 Gbps，每信道4 λ，需要4000个SMF。如果使用较低的通道数据速率，从每波长25 Gbps降至100 Gbps，这些容量会大幅增加。考虑到SMF阵列信道密度有限，仅有8个连接/毫米，最多可连接320根光纤到10毫米×10毫米PIC上。

图16：数据通信和电信互联中带宽、成本和能效的扩展趋势。

在（a）中，有一张图展示了不同开关系统架构，在封装层面电子-光子集成度不同，范围从可插拔光学到三维 CPO242（经SNCSC许可转载）在（b）中，一个表示集成翻转芯片光学I/O引入导致缩放变化的图。实心蓝线显示了过去十年因可插拔收发器系统而导致的商业交换机包带宽指数级增长235,375,376.虚线紫色显示了未来十年基于CPO的缩放趋势的预测。右轴表示包带宽的提升伴随着每比特成本（每秒）的提升。上轴表示每次交换机封装带宽的提升都需要更先进的技术节点来扩展ASIC性能。这些点名重点介绍了成功商业化CPO系统的制造商377,378,379,380,381.阴影粉色圆圈展示了翻转芯片光I/O的采用不仅持续指数级扩展，还能提升扩展率，从而极大加速>1 Pbps封装I/O带宽的交换机的发展。

一种可扩展的解决方案是将光纤接口移至中介器或板子边缘，那里有较大的可用岸线，并使用集成芯片到中介耦合器实现光散开。该方案使芯片级光学I/O密度提高了一个数量级以上，并允许通过挑选放置工具实现被动组装，使电气连接可通过单一步键合同时完成243.这种架构对交换机封装带宽和成本的影响可见图。16b，同时也是当前可插拔和基于 CPO 系统的扩展趋势。在CPO系统中，已经提出了多种使用芯片间耦合器的设计9,58,59,131,152,153,154,244,245,246,247,248,249,250,251.其中一种设计如图所示。17a， b，玻璃基板含 SiNx提出了-to-SOI翻转芯片的消逝耦合器，目标是将光学I/O扩展到>100个耦合器/毫米，整体封装数据容量达到>1 Pbps153.类似的设计见图。17°C为玻璃包裹基板，包括TGV和消逝硅3N4-转IOX耦合器支持光和电气扇出至SMF阵列及板级焊点154,247,248,249.架构还使用芯片间边缘耦合器集成III-V级激光器片内和片间消逝耦合器，利用柔性聚合物带光谱从SOI PIC到SMF阵列进行光散扩散9,244,246.还有一些人在有机基板上使用聚合物波导，配合翻转芯片的消逝耦合器251或带有嵌入SOI芯片和自由形耦合器的有机中介体58,59,250如图所示。分别是17d和e。另外，提出的方案利用有机基底中嵌入的玻璃芯片，创建电子2.1D封装架构中嵌入桥的光子版本252.还在探索利用3D光子和电子封装将光子和电子芯片连接在玻璃芯有机介质体相对表面的布局，如图中所示。17岁女131.使用高性能硅中介体的设计也已演示，利用消逝耦合器连接薄硅3N4介质波导到薄硅3N4PIC波导与同时进行金-金键合253.

图17：为提升共封光学开关封装性能而实现的芯片间耦合器的示例。

在（a）和（b）中，翻转芯片SiNx转为SOI消逝耦合器，配备Cu μ柱凸起，用于Pbps I/O。153（©2025 Weninger 等，CC BY 4.0 许可）。在（c）中，IOX转SOI的消逝耦合器集成于焊点和TGV中，用于光学和电气扇出（经参考文献许可转载）。249©2023年IEEE数据。在（d）中，有机封装基板包含聚合物波导，通过翻转芯片消逝耦合器连接到收发器PIC上的SiN波导（经参考文献许可转载）。251©Optica出版集团）。在（e）中，嵌入SOI收发器于有机基板中，采用封装级聚合物波导和GSL图案曲面镜进行光学耦合。382（©S. Suda 等，依据CC BY 4.0授权）。在（f）中，这是一个CPO设计，涉及光子和电子芯片分别安装在玻璃封装基板的不同侧，并利用芯片间耦合器实现光学连接（参考文献中转载）。131，经AIP出版社许可）

虽然这些例子展示了利用芯片间光输入输出在扩展数据容量方面可能带来的显著改进，但它们也展示了三个重要趋势：（1）封装层向集成波导的转变，（2）利用光扇出技术以支持大面积可插拔光纤接口，（3）对基板（如玻璃）的迫切需求，这些方法在实现面板级处理的同时，性能优于有机体。此外，还需要对中介器到板上耦合器进行研究，以实现类似微电子领域中嵌入板级Cu线路的球栅阵列时所见的C-SWaP改进28.

生化感测

对环境有害生化物质或致命空气传播疾病的感测是PIC技术未来的关键应用;然而，无法廉价包装、重复使用或升级这些系统，成为阻碍其大规模生产的难题之一。在完全集成的基于PIC的生化传感器中，光源、传感器和探测器均在同一芯片上制造。光源可以是宽带光源，带有光学滤光片，例如带有热可调环调制器的超发光光电二极管。在部分集成传感器中，光源通常通过光纤连接和光栅耦合器连接到芯片。感应元件通常是被动谐振器器件，如马赫-曾德干涉仪（MZI）或微环谐振器（MRR），探测器通过Ge光电探测器与传感和耦合元件集成。考虑常见光源和光电探测器，尤其是在中红外波段（2.5–25微米）254不兼容Si-CMOS或双极CMOS（BiCMOS）代工厂，制造一个完全集成的芯片后快速处理，这需要一个昂贵的周期。模具需要处理的原因有多种，包括功能化芯片表面被键合有机分子饱和（如折射法）255;如果声源、谐振器或探测器失效;或者需要升级以检测不同的化学特征。定期丢弃这些PIC也带来环境成本，因为活性部件含有贵金属，通过回收过程回收成本高昂256.这促使了将光源或光电探测器（或两者）分离到与被动传感元件不同的芯片上的想法，如图中两种常见传感器类型所示。18A， B257.光源（光电探测器）与传感元件之间的连接通过芯片间耦合器实现，允许被动元件被丢弃，同时保留系统的主动元件。该方案及芯片间耦合器的选择还取决于感应元件是通过顶部还是底部访问，后文将详细说明。

图18：基于PIC的生化传感器封装方案示例，其中芯片间耦合器可实现自动化封装。

在（a）和（b）中，分别是一个带有顺序引用的简单消逝传感器和一个集成开关的传感器，以实现准确且高效的引用。每张图中的断点表示，如果源和/或检测器未完全集成，则需要芯片间耦合的断开257（©2024 C. Mitchell 等，依据 CC BY 4.0 授权）。c 展示了一个通用的顶部可访问架构，假设集成光电探测器（重印自参考文献）。258©， 2022 A. Mai 等人，获得爱思唯尔许可，并依据 CC BY-NC-ND 4.0 授权）。在（d）中，采用顶部架构的全封装主动SiPh生物传感器的示意图和实验图像（转载自参考文献）。259©2018年，爱思唯尔有限公司许可。在（e）中，这是一个通用的背面可访问布局，假设集成光电探测器和电子元件在同一芯片上（摘自参考文献）。258©， 2022 A. Mai 等人，获得爱思唯尔许可，并依据 CC BY-NC-ND 4.0 授权）。在（f）中，PIC的横截面，包括集成的MRR传感器、光电探测器和采用局部背面蚀刻技术的光栅耦合器262（©2020 P. Steglich 等，依据 CC BY 4.0 许可）。在（g）中，一个采用背面布局的完整封装被动硅生物传感器（转载自参考文献）。258©， 2022 A. Mai 等人，获得爱思唯尔许可，并依据 CC BY-NC-ND 4.0 授权）。h， i 部分背面蚀刻架构与全封装有源硅芯片并列展示263（©2021 C. Adamopoulos 等，依据 CC BY 4.0 授权）

为了更好地理解芯片间连接器如何降低成本并提升功能，我们将介绍最先进的封装技术和未来可实施的改进。目前，最广泛采用的方法是顶部可访问布局，使光学和电气I/O以及光子传感元件的访问都发生在芯片的器件侧，该侧呈“正面朝上”的方向，如图所示。18c258.在顶部可访问布局中，光纤到芯片连接使用光栅或边缘耦合器，电气连接则使用线键连接。通过选择性地去除MZI或MRR附近的PIC包壳，并结合微流控腔体，使分析物流经感应元件表面，从而实现对感应元件的访问。图中展示了实际中顶部无障碍布局的示例。18D，SiPh PIC 通过扇形金属 RDL 实现电气连接，光连接则使用光栅耦合器。因为光纤通常无法永久粘接生物感应PICs，因其可替代性和高封装成本259，在这种顶部可访问架构中，只有长距离垂直光学耦合成为可能。因此，光信号需要穿过整个流体垫圈（~6毫米），需要一个光纤聚焦器在垂直距离~17毫米上耦合，导致额外损失~5分贝259.本例中芯片间耦合的实用性显而易见——光学RDL层中的聚合物或PECVD波导可采用消散式、光栅或自由形耦合器，实现同时电气和光学扇形输出。这反过来可能降低PIC耦合损耗，在本研究中每个连接的耦合损耗接近12 dB259.

除了顶部无障碍封装方案外，还有多种背面无障碍架构被提出258,260,261,262,263.在背面无障碍设计中，如图所示。18e，PIC基板被蚀刻，使感应元件从底部暴露给分析物。这使得电气和光学I/O可以在芯片顶部连接，然后可以自由地进行翻转芯片粘接。对于原型，请参考图中所示的PIC布局。18f， g，被动SOI MRR通过局部背面蚀刻访问258,260,261,262.通过使用DRIE工艺去除大块硅和短湿蚀去除SiO2BOX，骰子背面开了一个开口。同样，图。18小时，i展示了采用GlobalFoundries 45纳米SOI CMOS工艺制造的电子光子集成电路生化传感器。该设计既可用于无标签生物感测，也可以通过去除体积硅手柄并部分蚀刻BOX以定制设备灵敏度实现超声压力感应。参考文献。264预测，将部分蚀刻至100纳米厚的BOX将使内在灵敏度提升7倍。

从图中的图片来看，18e， f， h，可以看出将翻转芯片芯片间耦合器连接到光电子中介体将带来多重优势。首先，随着被动组装的实现，封装成本将降低。其次，可以结合具有不同功能化表面的多个芯片，使单个封装能够感知多种不同的化学物质。最后，通过机械方式组装和结合被动感应元件，而非永久性紫外线固化环氧树脂，为可插拔的芯片与中介器光学连接提供了发展路径，并便于重复使用、回收或升级。

光子神经形态计算

光学计算提供了比电气计算机更高的信号速度、更低的传播损耗和更少的热量产生的可能性265.因此，将光子处理器与电气逻辑和存储ASIC封装，能够为人工智能应用带来更优越的性能266.光子处理器中依赖于光源，采用两种架构：相干型和多波长型。多波段架构使用WDM配合调制器阵列，通常是微环调制器（MRM）进行光学处理。这通常通过广播与权重方案实现，即输入通道被分割为M条调制通道和M条权重通道。每个调制和重量通道有N个调制器，每个调制器调制不同的波长。该布局在图中示意了。上午19点。这种方案只需一个输入信道（即一个SMF），使耦合损耗在整体损耗预算中占比较低。话虽如此，有三个因素可能推动光子计算向更先进的封装接口发展：（1）多芯片布局中对光学集成的需求增加，包括便捷访问光存储器或开关;（2）需要异构集成SOA以实现更高的分频能力;（3）大量用于驱动和收集光电检测器输出信号的电气I/O，可能推动光子计算系统趋向翻转芯片键合。在这种情况下，集成的翻转芯片光学连接器（如消逝式或自由形耦合器）可能为进一步集成和扩展提供潜在的技术。

图19：通过光线键合、芯片间耦合器和封装层级光学集成实现的光子计算架构示例。

a， b 采用多波长架构并采用广播和权重方案的光子计算单元示例265（©2023 Luan 等，依据 CC BY 4.0 许可）。（a）中的布局展示了如何利用WDM将波长合并为单一输入通道，该通道再分为M通道，每个通道包含N个调制器和权重组调制器，这些调制器最终以M个光电探测器结束。（b）中的上图展示了使用PWB和电线结合的光学和电气扇出。c 一个拟议的光子计算架构示意图，其中激光器、光学处理器、光学开关和SOA通过聚合物介质波导和TPP打印的微反射器连接起来142（©2024 H. Huang，CC BY 4.0授权）

举例来说，参考文献中制造的光子计算单元。265它不是使用带有分路器的单个输入通道，而是使用8个独立的输入通道，而没有分配器。每个输入通道包含9个作波长，展示了如何利用强度调制的MRM光子张量核心解码28×28像素图像。每个输入信道包含9个全通MRM组成调制组，9个加法输出MRM组成权重组。每个输入通道也使用PWB与SMF耦合，每个输出通道终端为光电探测器。封装后的处理器如图所示。19b 展示了同时存在的电和光子线键。PWB接口测量的插入损耗为7.5 dB/通道，归因于边缘面的蚀刻过程。对于该原型，连接体积较小，光子和电线键合提供了简单且低成本的解决方案。

在持续缩放方面，理论上限计算显示可在最小串扰下实现578个工作波长。模拟了一个512×512（NxM）系统，假设光纤到芯片连接仅贡献1.6 dB的损耗，其总损耗预算为60 dB。将阵列终端连接到512个光电探测器，需要更高的电气扇形输出来连接封装中的元件，这一功能是翻转芯片组件能够实现的。此外，损耗预算的一个重要原因是由于分路器将功率分配到512个信道，导致光功率下降。利用PWB演示了在光子计算单元中对SOA的异构积分，以解决功耗问题267.进一步的封装级混合集成被提出用于光子计算，使用自由形式芯片间耦合器142.图中展示了这样一个包级布局的示例。19c，其中介隙层级聚合物波导提供光学 RDL，并通过基于 TPP 的透镜连接到激光器、调制器、开关、SOA 和光学处理单元142.未来，PWB技术与翻转芯片组件兼容性有限，可能意味着需要不同的芯片间连接器。高密度的芯片间连接器，如消逝式或边缘耦合器，可能为成本效益高的PIC组装、SOA集成和电气散发提供前进路径，进一步凸显此类耦合器对未来光子计算系统的相关性。

光连接存储器

为了提升DRAM堆栈的性能，需要解决两个限制DRAM层数的关键因素：热管理和工艺节点制造技术 268,269. 第一个限制是热预算，决定了整个DRAM堆栈的厚度，而制造每个DRAM芯片的工艺节点则控制了制造更薄且通道数更高的芯片的能力。这是假设DRAM芯片的横向或水平尺寸固定的，以避免互连延迟。在技术节点方面，2021年异构集成路线图表明，当前堆叠涉及50微米厚的存储芯片，10微米以下则采用无缝晶圆粘结和单微米级芯片厚度，采用先进的晶圆减薄技术进行研究22. 至于热管理，冷却技术的进步，包括楼层规划的协同优化270、真空或气隙，采用芯片间通信271以及多种微流控冷却设计 272,273证明超薄DRAM芯片的三维堆叠仍是一种乐观的前景。

光子通过技术允许垂直堆叠的DRAM封装之间实现光学连接268.其中一种架构由图所示。20a， b 中，电 DRAM 芯片堆叠，每个 n DRAM 芯片之间叠加一层硅光子层268.硅光子层包含将分配请求转换为或编码至DRAM芯片或返回逻辑处理层所需的收发电路。关键的是，每个硅光子层都通过光子通孔连接，特别是湿蚀刻的45° TIR镜面，其性能见表9。这种设计通过带宽密集的光学链路减少了垂直通过芯片通道的数量，从而最大限度地减少了典型DRAM芯片中未使用的区域、内存控制器消耗的区域以及与较长距离带来的电力损失268.

图20：提出的架构展示了光学通孔如何实现光学连接存储器。

表9 光子通管总结

类似地，也提出了三维光学连接的堆叠存储器设计，将硅光子细粒径动态随机存取存储器（SiPh-FGDRAM）芯片堆叠在硅光子处理器芯片上193.每个SiPh-FGDRAM芯片内集成光电探测器和调制器件，每个芯片通过45° TIR镜面光子通孔光学连接。通过用光子通孔替代电气 TSV，计算出延迟和能耗降低了两倍，同时降低了占用面积并通过 WDM 提升了数据容量193.

集成量子光子学

集成量子光子系统实现了多种功能，包括安全通信274通过量子密钥分发（QKD）275或纠缠分布276量子光子信息处理277以及量子物理和化学模拟器 278,279.构建此类器件时，需要单光子源、有源可重构器件、光子存储、低损耗被动器件、波长转换器和单光子探测器280需要整合或打包在一起。一个挑战是，每个组成部分都可能拥有最适合它们的素材平台。例如，GaAs嵌入式量子点（QD）或金刚石色中心源可能需要与SOI、Si接口3N4，或称LiNbO3随后是氮化铮（NbN）超导纳米线单光子探测器（SNSPD）281为了最佳性能。另一个障碍是不同组件可能需要不同的工作条件，例如单光子源或SNSPD的低温4K或以下282.在与LiNbO集成SNSPD时3马赫-泽恩德调制器（MZMs）和硅3N4MEMS器件已在此类温度下得到验证 283,284可重构器件的效率也被证明在该热环境中会下降。这包括Si3N4或依赖室温下热光学或自由载流子等离子体色散效应的硅调制器 285,286.因此，在给定的量子光子封装中，需要低温工作条件的元件可能需要通过光纤或光线键连接到室温下的工作元件。这种配置也有助于连接原子或离子量子器件，形成现代量子互联网287.

芯片间连接器为多种封装挑战提供了解决方案，如不同材料平台的集成。例如，带有嵌入InAs量子点的GaAs波导已被与Si耦合3N4波导使用钨探头挑选并放置砷化镓，如图所示。21A， B 288,289.亚微米的对准通过三角形锁定结构实现，GaAS被包覆SiO2把它固定在原位。这种耦合概念也被用来将嵌入InP波导中的InAs QD与LiNbO连接起来3参考文献中采用拾放技术的波导。290.芯片内消逝耦合器也被用于此类集成，如图中所示。21b，其中一层GaAs与硅晶圆结合3N4分层并排列图案以形成消逝耦合器区域。这些芯片内消逝耦合器还被用于集成砷化镵磁共振器（GaAs MRR），它们作为单个光子源，其量子点辐射速率可以更精确地控制。类似的设备和工艺也被用于硅的积分3N4基于四波混频的单光子激光波长转换器件291.

图21：用于集成量子光子应用的芯片间耦合器示例。

在（a）中，消逝耦合器用于将可选置的GaAs量子发射体连接到超低损耗硅3N4无源电路288（©2022 年 Chanana 等，依 CC BY 4.0 授权）。在（b）中，一个消逝耦合器（右）用于连接晶圆键合的GaAs发射器和GaAs微环谐振腔（左）到硅3N4无源电路289（©2017 Davanco 等，依据 CC BY 4.0 授权）。在（c）中，一个可重构的Si3N4使用MEMS器件的电路与NbTiN SNSPD短暂耦合283（©2021年Gyger等，CC BY 4.0授权）在（d）中，一个横截面模拟（上图）展示了LiNbO的材料堆栈和耦合3NbTiN SNSPD的波导和假彩色SEM图像显示集成探测器位于金垫（左）和波导弯曲处（右）284（©2021 年 Lomonte 等，依 CC BY 4.0 许可）。在（e）中，提出了一种混合集成量子光子处理器架构，其中QD、LNOI调制器、硅3N4被动元件和SNSPD是光学连接的292（经SNCSC许可转载）。

此外，芯片间耦合器还能够将SNSPD与可重构器件在低温下集成，为可行的量子态制备和大规模量子逻辑铺平了道路。见图。21c，这样的例子显示，氮化铮钛（NbTiN）SNSPD与硅3N4包含MEMS横臂的电路。悬臂用于调制入射单光子信号，通过改变悬臂位置变化的模态重叠，并被证明可在<100 mK下工作283.与此同时，Fig。21d 显示了一个 LiNbO3-绝缘体上（LNOI）MZM与NbTiN SNSPD集成，采用消逝耦合。比如Si3N4LNOI系统在约1.3 K的温度下运行时，实现了超过12小时的无偏置漂移运行，并在约1.3 K的温度下实现了最高1 GHz的高速调制284.

在系统层面，存在单光子源、可重构器件、低损耗无源电路和SNSPD的封装过程292.这样的系统如图所示。21e，由量子点与LNOI可重构器件耦合，随后信号通过光纤路由至低损耗硅3N4集成NbN SNSPD的光学电路。芯片间耦合器非常适合降低封装成本并提升系统性能，适用于此类多PIC封装。具体来说，可以通过在芯片层面集成单光子源和SNSPD来提升组装成本和光学性能，然后通过翻转芯片或光子线键合将LNOI和Si连接3N4在硅或玻璃基板上的封装层面使用PICs。硅或玻璃介质体与芯片间耦合器在量子光子封装中的应用已经在进行中 293,294.例如，玻璃中介器被用来连接一个厚的硅3N4用于明亮耗散克尔孤子生成的层，薄硅3N4用于无源电路的层293.虽然这种架构允许系统设计者在芯片级与包级集成方面具有灵活性，但还需要进一步研究以定量评估其实现所能实现的系统层面收益。

紧凑型激光雷达系统组件的异构集成

随着自动驾驶车辆和机器人技术的出现，激光雷达已成为PIC芯片的重要应用。本质上，激光雷达需要以下构件：激光源、作为发射体的孔径和作为接收器的孔径，以及将反射光信号转换为电信号以读取的光电探测器。实际上，根据所使用的激光雷达类型，还需要额外的组件。两种主要的激光雷达策略分别是频率调制连续波（FMCW）激光雷达，这是一种能够同时测量距离和速度的相干激光雷达，或仅测量距离但整体设计更简单的飞行时间激光雷达（ToF）295.FMCW和ToF系统通常都需要光学放大器，如摻钛光纤放大器（EDFA），这些放大器可以将光信号强度提升到>100 mW296,297,298.这额外的功率也用于弥补光纤到芯片耦合和片上传播所产生的损耗299.其他所需的元件包括用于驱动有源光子器件、用于读出和反馈控制回路的电气集成电路298.

其中若干功能可以通过使用片上的硅光子或III-V型器件实现微型化和改进。这包括在光学相控阵列（OPA）中使用一系列热光相位调制器和光栅耦合器作为发射器297,300,301,302,303,304,305,306，摻铒 Si3N4波导298或SOA299用于放大和外部腔体混合集成激光器298或单体集成铒激光器307作为光学源。目前这些系统中连接各个组件的方法是光纤，因此它们必须应对封装效率低下的问题。激光雷达系统的紧凑性受限于组件间的光纤连接，以及当前架构仅限于二维布局，配备大量片上设备阵列以确保光圈的自由访问。目前，发射器和接收器仅限于表面光栅（HIC系统）或边缘发射器（LIC系统）。因此，翻转芯片或光子通过器件实现了具有更大总发射面积、低相干源集成损耗以及通过新型平面外耦合器实现发射极设计灵活性的三维结构。

有多个激光雷达（LiDAR）实例，使用此类耦合器集成不同的材料平台。边缘耦合器已被用于混合集成，如图所示。22a–c 和消逝耦合器已被用于基于边缘发射PIC的ToF激光雷达系统中聚合物相调制器的单片积分 308,309.消逝耦合器也被用于集成基于SOI的热光学相位移器与硅3N4被动电路利用SOI相对较高的热光学系数（1.86 × 10−4，参考人。310)311.使用聚合物基材料进行相位移，使得更高的热光学系数（−6×10−5对于聚酰亚胺芯312对比2.45×10−5K−1在Si中3N4)310在Si中高度约束3N4在高光功率下，它不会出现与两光子吸收相关的问题（βTPA≈ 9 × 10−12SOI为m/W，Si为0 m/W3N4)310.类似地，边缘耦合器也被用来将III-V型反射式SOA芯片连接到硅3N4该模具包含一个微调环，如图中示意的。22d，并以实验方式见图。22e，从而形成了相干的外部混合腔激光器298.Si 的输出3N4芯片随后将光纤连接到另一个掺杂了 Er 的硅3N4波导芯片在自由空间发射器之前提供放大。通过使用带有Er掺杂的硅的外腔激光器翻转芯片组装，可以进一步改进3N4波导芯片和/或用SiPh OPA芯片代替自由空间发射极。

图22：在LiDAR系统中使用芯片间耦合器和光子通孔的示例。

在（a）中，这是通过组装多个独立硅而构建的激光雷达系统示意图3N4分光和发射芯片，采用聚合物热光相位移芯片，采用边缘耦合，最终封装系统见（b）和光学模通过SiN转换为聚合物边缘耦合器的过程（c）（经参考文献授权转载）。308©2021年IEEE数据）。在（d）中，展示了由III-V反射SOA芯片边缘耦合到硅原子形成的相干激光雷达发动机的示意图3N4带有微调腔的模具，（e）显示完整封装结构298（©2024 Lukashchuk 等，依据 CC BY 4.0 授权）。在（f–h）中，示意图和一张俯视显微镜图像，展示了基于MEMS的消逝波导到波导耦合器作为OPA单元开关的图像3（©2022年，X. Zhang 等人，CC BY 4.0授权）

如上所述，芯片间耦合器和光子通孔也提供三维OPA架构。如今，热光学调制器和光栅耦合器阵列在二维布局中并排排列，因为发射极部分需要易于接触。一种解决方案是设计激光雷达封装，使发射极层朝上，而主动设备位于其下方。该设计允许电气和光学连接位于堆栈较低位置，并通过电气和光学通孔实现两层之间的连接。通过这样做，可以实现OPA元件的间距<1微米198.该设计的原型已被演示，输入光被分割成120个通道，包含热相位调制器和2微米音高光栅198.分流和调制在与光栅发射器不同的一层进行，两层通过偏移45° TIR镜子连接。密集的OPA设计实现了具有非常大填充因子（~95%）的发射面积，同时通过3D布局减少了芯片占地面积。原型机是一个单元格的一部分，单元格包括一个位于发射层和喷吐/调制层下方的ASIC，用于控制调制器193.该单元单元随后可与中介体结合，电气耦合使用焊锡阵列完成，光学耦合则使用3D ULI波导。

迄今讨论主要集中在基于OPA的激光雷达（LiDAR），波导与波导耦合器也被用于实现焦平面切换阵列（FPSA）激光雷达（LiDAR）3.与基于OPA的系统需要对每个发射体进行精确的相位和幅度控制不同，FPSA系统只需一组发射器阵列，每个发射器都有开关机构，并有一个覆盖所有发射器的单一透镜以实现光束引导。具有高效率但相对较低校准容差的波导耦合器是极佳的开关，可以降低C-SWaP并增加像素数，从而实现更高的性能。例如，带有MEMS器件的消逝耦合器已被实现为紧凑型FPSA中的开关，如图所示。22F–H3.利用这些开关，展示了一个拥有16,384像素（比之前记录大32倍）的激光雷达系统，具备宽视场（视场，70°×70°）、细致寻址分辨率（0.6°×0.6°）、窄波束散度（0.050°×0.049°）以及具有亚MHz作速度的随机访问波束寻址3.尽管将上述技术应用于工业激光雷达系统仍需进一步实验，但它们凸显了光子耦合器通过实现相干源集成、微米级OPA发射极距以及FPSA像素数量数量级增加等功能，提升C-SWaP的潜力。

结论

回顾来看，本文讨论了利用边缘、光栅、消逝、自由形和悬臂耦合器以及光学线键合技术实现的芯片间和芯片内光的耦合。在不同基底材料（包括硅、玻璃和有机物）的背景下，讨论了通过导向模式或自由形孔将光通过PICS耦合的方法。讨论了这些耦合器在相关应用中的当前及未来应用，包括数据中心开关封装、生化传感器、光耦合存储器、光学计算、集成量子光子学和激光雷达系统。从所呈现的数据中可以看出这些技术在集成光子系统中将发挥的关键作用。

首先，这里讨论的芯片间或翻转芯片光学耦合器能够消除光纤到芯片接口及其相关的制造挑战和低效。这在两个方面很重要：连接密度（即总带宽）和成本。在连接密度方面，芯片间光耦合器突破了SMF阵列标准125微米包覆所限制的每毫米8连接障碍，允许连接密度超过每毫米100个连接——提升了一个数量级以上。能够并行扩展光子封装连接数，提供了另一种向量，用于增加总封装带宽，同时还包括波长每通道、偏振、比特率和光模式的缩放。另一个影响是光子封装制造成本——将芯片间光耦合器取代光纤对芯片接口，可以被动使用自动拣选和放置工具，而非主动对准和组装，从而提高吞吐量并降低成本。

第二个启示是理解每种芯片间耦合类型在未来光子系统层级中可能扮演的角色，因为每种类型都有显著的权衡，如图所示。6. 对于材料集成、芯片间、芯片间、芯片间、芯片间或芯片间隙连接，这些连接密度需要最高且电阻点最细，消逝耦合器因其间距较小（<10微米）、宽波长窗口（>100 nm）、低耦合损耗（<1 dB）以及远离边缘面的位置，便于更简便的封装和组装，提供了优化解决方案。采用多段锥形器设计，将比准容差提升至1–2微米以上，从而实现被动组装，剩余缺点是锥度长度和需要BEOL定制。由于长度部分是为了实现更宽的对准公差，随着拾取与放置工具不断提高对准精度，长度问题将得到解决，从而将锥度长度缩短至绝热耦合所需的最短长度（通常为<硅基器件为100微米）。BEOL的定制化也可以通过使用多层来克服，例如SiPh芯片的SiN，使得通过BEOL层的传输在多个过渡中发生。因此，消逝耦合器可以看作是电封装中直接铜-铜键的光子类比。事实上，结合混合键合时，消逝耦合器提供了最高的电子-光子连接密度。

对于介质器与基板或基板之间的连接，自由形耦合器非常适合——宽大的垂直耦合间隙（20微米至>700微米）允许同时整合电气微米凸起，同时保持宽带、对准容忍性，且间距比SMF阵列更紧密。自由成型耦合器需要解决的问题在于其制造工艺——它们通常需要采用串行制造技术，这些工艺与标准CMOS工艺流程相比，采用了新的材料或工艺。由于主要使用的三种工艺是切片、TPP和GSL，因此需要通过持续开发热压印来并行化这些工艺313或无314后者已被用于制造三维光子器件137并被考虑用于大批量半导体制造315.一旦信号到达封装基板或板上，类似的自由形式耦合器可以实现用于可插拔的光纤到板接头316,317,318,319允许以与电气扇出相同的方式实现有效的光学扇出。

如上所述，并非所有应用都需要大量连接量，但这些应用仍需低成本的光接口。正是在这些应用中，光学线粘结技术因其在克服高度定制封装要求方面的多功能性，可能发挥最大作用。在所展示的技术中，PWB和3D ULI很可能成为最主流。PWB已经商业化提供，且在制造流程中具备自动化设计能力320，3D ULI代表了一种与基底无关的方法，用于在玻璃基材料中实现完全嵌入连接。这两者所需的不一定是制造并行化的方法（虽然有用），而是将此类连接的写入时间缩短至与自动化（甚至手动）电气线绑设备的时间一致（每次连接<0.1秒）。目前的技术距离该标记大约是2到3个数量级，由于每次连接成本高昂，导致其难以普及使用。话虽如此，尽管这些工艺本身对CMOS工艺流程来说是新的，PWB和3D ULI已在代工制造的模具上制造，且未改变FEOL工艺，也未将温度提升至BEOL或FEOL热预算以上——这是展示完整代工兼容性的绝佳开端。

本综述的第三个结论是，光子通孔仍处于研发阶段，代表了一个尚未被充分探索的领域，但这可能成为芯片、封装和电路板层面光子集成的关键领域。在封装和板块层面，光子通孔需要发挥类似于有机封装基板中的核心，或玻璃或硅中介体中的 TGV 和 TSV，这些中介体与焊锡和铜柱凸起协同工作，使电信号垂直向板上散发。换句话说，光子通孔很可能必须与芯片间的光学耦合器协同工作，才能实现完整的系统级光子集成。在这种规模下，使用的通孔很可能是带有透明基底（玻璃）或穿孔蚀刻有机材料的自由形通孔通孔。在芯片级，光子通孔可以在无需接触芯片顶部或BEOL层的情况下访问FEOL波导层，如生化传感或激光雷达应用。也许更重要的是，紧凑型制导模式光子通孔可能为实现光学连接电子器件，甚至到器件层面提供了机会。这里提出了该技术对堆叠DRAM芯片间光学连接内存的有用性。然而，另一个推测性应用场景是使用厚度小于5微米的光子通孔来实现阿达焦耳尺度（10−18通过在晶体管尺度上以单片积分方案连接基于Ge的光电探测器实现J/bit）光学连通性，正如Miller所建议的321.

因此，鉴于三维光子封装领域的大量研究，我们得出结论：芯片间耦合器（即光学凸起）和芯片内耦合器（即光子通孔）在提升PIC封装成本和性能方面，具有与电子封装中电焊点或电气通孔出现时类似的潜力。

数据可用性

所有数据均可由通讯作者根据合理请求提供。

参考文献

微纳视界

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